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디자인에 입력 신호 Din 만있는 경우 테스트 장비에서 나오는 LVDS 신호를 FPGA virtex 5에 연결하는 방법은 무엇입니까?

PM2 모듈의 핀 커넥터에서 A1에 din +를 제공하고 FPGA에 연결하면 FPGA에 AG7 핀에 연결된 최상위 VHDL 설계 모듈에 "din"입력 포트가 1 개만 있습니다. UCF 파일에서 연결하는 방법? PM2 Pin - A1, A2 FPGA pin -AG7, AG6 FPGA bank VCCO - 2.5v, 2.5v Pin Function - L

input interface vhdl virtex 2016-10-12

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BUFIO 및 BUFG를 사용하여 클럭 영역에 도달

고속 ADC에서 데이터 및 클럭을 수신하는 버텍스 6에서 소스 싱크로너스 수신기를 구현해야합니다. SERDES 모듈 들어, 기본적으로 들어오는 클럭, BUFIO 및 BUFR (권장)에 의해 버퍼 두 클럭이 필요합니다. 나는 나의 그림이 그 상황을 분명하게 바라기를 바란다. Clock distribution 내 문제는 내가 어떤 IOBs을 가지고 그들이 다른

buffer vhdl fpga clock virtex 2017-03-18

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이 VHDL이 XST에서 BRAM을 유추하지 않는 이유는 무엇입니까?

ISE 13.4를 사용하여 Virtex-5에서 블록 RAM에 저장하고자하는 벡터 배열이 있습니다. 1 BRAM에 맞아야하는 32Kb이지만 모두 로직에 저장됩니다. 내 시스템은 AMBA APB 버스를 사용하므로 선택 라인과 활성화 라인을 확인합니다. 왜이 코드가 BRAM을 유추하지 않는지 이해해주세요. 참고 :이 예제는 이해하기 쉽고 다른 코드를 도와 주어야

xilinx synthesis virtex 2012-06-21

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virtex 5에 대한 I/O 제약 조건 작성

사람들 I virtex 5 보드에서 작업 중이며 I/O 제약 조건 작성 방법을 모르겠습니다. 누군가가 제약 조건을 작성하는 것에 대한 기본 지식이있는 좋은 자습서를 제안 할 수 있습니까? Xilinx Constraint Guide는 너무 길고 초보자가 이해하기 어려운 가이드입니다. 나는 좀 더 단순하고 중요한 것을 원한다. 사전에 감사합니다 당신이 할 수

constraints xilinx virtex 2012-06-22

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VHDL Verilog 정수 배열 포트

저는 브레이크 아웃 게임의 FPGA 구현 프로젝트를 진행하고 있습니다. 이 게임에서는 공과 패들을 사용하여 벽돌을 깨뜨려야합니다. 몇몇 벽돌은 공과의 여러 접촉을 끊을 수 있습니다. 이를 위해 정수 배열을 사용하여 특정 벽돌을 깨는 데 필요한 적중 횟수를 나타냅니다. 예를 들어, (2,0,1,2)는 부서지는 벽돌을 2 번 히트해야하고,이어서 깨진 벽돌이 뒤

vhdl verilog fpga virtex 2013-04-18

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Xilinx Virtex-5 FPGA ML501, ML506 및 ML510 보드의 전원 전압을 변경하는 방법은 무엇입니까?

나는 다른 공급 전압이 링 발진기의 주파수와 SRAM 셀의 신뢰성에 어떻게 영향을 주는지 실험을 시도하고있다. 필자는 자일링스 버텍스 -5 보드 몇 개, 즉 ML501, ML506, ML510에 액세스 할 수있다. 웹 검색을 시도했지만 지금까지 유용한 것을 찾지 못했습니다. FPGA 디자인에 대한 경험이 있지만 이전에 전원 전압을 변경하려 한 적이 없습니다

verilog fpga xilinx virtex 2013-11-04

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간단한 회로를 만들어 VHDL에서 전력을 낭비하십시오.

나는 전력을 측정하는 데 사용할 수있는 간단한 글에 대한 아이디어를 찾고 있습니다. 전력 측정이 제대로 작동하는지 확인하기 만하면됩니다. 버텍스 -6에서 자일링스 ISE 14.1을 사용하고 있습니다. 쓰고 합성하는 간단한 회로가 필요합니다. 지금까지 1K 비트 카운터를 시도했지만 실제로 눈에 띄지는 않았습니다. 나는 9K 비트 카운터를 시도했지만 ISE는

vhdl xilinx circuit virtex 2012-08-17

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JTAG 체인에서 버텍스 5의 상태 레지스터를 읽으려면 어떻게해야합니까?

XUPV5-LX110T에서 작업 중이며 JTAG에서 상태 레지스터를 읽으려고합니다. 잘못된 데이터가 표시되지만 그 이유를 알 수 없습니다. 나는 모두 제로를 얻고있는 것 같다. 나는 그것이 JTAG 체인의 순서와 관련이 있다고 의심하지만, 나는 내가 보낸 명령의 순서를 어떻게 조정해야하는지 잘 모르겠다. TMS 피트가 체인의 모든 장치 상태를 변경한다는 것

fpga jtag virtex 2015-02-07

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Xilinx-FPGA Virtex5/7의 메모리를 x86-CPU의 주소 공간에 매핑 된 메모리로 사용하는 방법은 무엇입니까?

Xilinx-FPGA Virtex5/7의 메모리를 Intel x86_64-CPU의 메모리 가상 및/또는 실제 주소 공간에 매핑 할 수 있으며 어떻게 할 수 있습니까? 최대한으로 CPU에서 FPGA의 메모리로 직접 메모리 액세스 (DMA)가있는 단일 단일 주소 공간을 사용해야합니다 (예 : CPU-RAM에 대한 간단한 메모리 액세스). CPU : x86_64

fpga xilinx dma memory-mapping virtex 2013-10-04

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FPGA의 스레드 (자일링스 버텍스 5/7)는 무엇이며 얼마나 많은 수를 가질 수 있는가?

FPGA (Xilinx Virtex 5/7)의 실행 스레드는 무엇이며 이론적으로 얼마나 많은 수 (최소 및 최대)가 될 수 있습니까?

multithreading fpga xilinx virtex 2013-10-05

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