xilinx

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    부품 선택 Verilog에서 잘못된 lvalue 발생

    LSFR을 구현하는 아래의 작은 Verilog 프로젝트가 있습니다. 현재 자일링스 ISE 14.6에서는 코드가 올바르게 컴파일되지 않는다. 그것과 함께 오류가 발생했습니다 : 오류 : HDLCompilers : 108 - "top.v"줄 70 스칼라 와이어 어레이 'q'의 부품 선택이 올바르지 않습니다. 오류 : HDLCompilers : 107 - "to
    verilog xilinx 2013-11-01

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    inout 신호가 시뮬레이션에서 변경되지 않습니다

    "ps2c"inout 신호 (VHDL)가있는 "HostToDevice"라는 엔티티가 있다고 가정 해 봅니다. 이 엔티티에서는이 엔티티를 다른 엔티티가 제어하기를 원하기 때문에이 신호를 'Z'(하이 임피던스)로 설정합니다. 나는 동작을 확인하기 위해 테스트 벤치를 만들었고 뭔가 이상한 일이 일어났습니다. ps2ctemp_process :process beg
    simulation vhdl xilinx bidirectional tri-state-logic 2013-11-02

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    Xilinx Virtex-5 FPGA ML501, ML506 및 ML510 보드의 전원 전압을 변경하는 방법은 무엇입니까?

    나는 다른 공급 전압이 링 발진기의 주파수와 SRAM 셀의 신뢰성에 어떻게 영향을 주는지 실험을 시도하고있다. 필자는 자일링스 버텍스 -5 보드 몇 개, 즉 ML501, ML506, ML510에 액세스 할 수있다. 웹 검색을 시도했지만 지금까지 유용한 것을 찾지 못했습니다. FPGA 디자인에 대한 경험이 있지만 이전에 전원 전압을 변경하려 한 적이 없습니다
    verilog fpga xilinx virtex 2013-11-04

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    vhdl에서 numeric_std 서명되지 않은 코드에서 std_logic_vector로 변환

    numeric_std에서 std_logic_vector 로의 변환과 관련된 질문이 있습니다. 나는 온라인에서 보았던 이동 평균 필터 코드를 사용하고 ADC 값을 필터링하여 값을 안정화했습니다. 필터 패키지 코드는 다음과 같습니다이 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all;
    vhdl fpga xilinx hdl altera 2013-11-20

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    ARM 어셈블리 인라인 C 뮤텍스 임펠 멘션

    자일링스 Zedboard를 사용하는 임베디드 시스템 프로젝트에서 작업하고 있습니다. 이 보드는 두 개의 별도 프로그램을 동시에 실행하기 위해 듀얼 코어 ARM A9 프로세서를 비대칭 적으로 분리 할 수 ​​있습니다. 필자는 하나의 코어에서 Linux를 실행하고 다른 노드에서 베어 메탈 응용 프로그램을 하드웨어 컨트롤러로 작동하도록 보드를 구성했습니다. 프로
    c assembly arm mutex xilinx 2013-11-21

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    EDK 자일링스 : 파일 fileset.txt를 $ XILINX 디렉토리에서 열 수 없음

    처음에는 EDK에 문제가 있습니다. EDK (자일링스 플랫폼 스튜디오)를 열 수 없습니다. 나는이 오류가 발생했습니다 ... setting XILINX_EDK=C:\Xlinx\12.3\ISE_DS\EDK Environment variable XILINX is not set -A compitable version of ISE tools must be in
    path installation settings fpga xilinx 2013-11-26

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    이카루스는 사일로와 다른 결과를냅니다.

    Verilog 모듈과 자극을 컴파일하고 시뮬레이션 할 때 이상한 결과를 얻고 있습니다. 사일로에서 시뮬레이션하면 코드가 예상대로 작동합니다. Icarus (iverlog 및 vvp)에서 시뮬레이션 한 경우 Silo와는 시간이 다릅니다 (Silo는 235 -> 255이고 Icarus는 235 -> 265 인만큼 200이 아닌 0부터 시작합니다.) 사일로 반복
    verilog fpga xilinx hdl icarus 2013-11-28

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    설계도 용 VHDL 테스트 벤치를 만드는 방법은 무엇입니까?

    나는 간단한 VHDL 모듈 entity test is port( clk: in std_logic; test_out: out std_logic ); end test; architecture Behavioral of test is begin main: process(clk) variable tmp_buffer : std_logi
    vhdl xilinx 2013-10-15

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    IPCore Xilinx에서 사용자 지정 VHDL 모듈 용 NGC 생성

    Zedboard 용 사용자 지정 IPCore를 구현하려고합니다. 내 User_Logic에서 ISE 프로젝트의 일부로 쓴 VHDL 모듈 (My_Module.vhd)의 구성 요소 (My_Module)를 포함하고 있습니다. 그러나 PlanAhead에서 디자인 용 비트 스트림을 생성 할 때 My_Module.ngc을 블랙 박스로 취급하는 것처럼 묻습니다. 나는 N
    hardware vhdl fpga xilinx 2013-10-18

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    Vivado, 사용자 지정 AXI Perh에 인터럽트 추가

    Vivado를 사용하여 마이그레이션 중이며 사용자 지정 AXI perph에 인터 럽트 생성을 추가하려고합니다. ISE에서는 이전에 AR 레코드 (http://www.xilinx.com/support/answers/51138.htm)에 제공된 템플릿 중 하나를 사용하여이 작업을 수행했습니다. Vivado에서 이것을 달성하는 가장 좋은 방법은 무엇입니까? 비슷
    hardware vhdl fpga xilinx 2013-12-08
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