Matlab을 사용하여 FPGA에서 /로 데이터를 보내거나 retreie하려고합니다. 가상 COM 포트를 사용하여 FPGA에 연결했습니다. 이제 Matlab에서 데이터를 FPGA으로 보내거나 FPGA의 데이터를 읽는 방법은 무엇입니까? FTDI 2232H도 FPGA에 있습니다. 외장형 LED를 연결하고 I/O ports의 스위치를 FPGA에 연결했습니다.
VHDL (자일링스 ISE + ISim)의 스파르탄 3e 보드를 사용하여 피코 초 PWM 신호를 생성하려고합니다. library ieee;
use ieee.std_logic_1164.all;
entity pwm is
port(clk : in std_logic;
pwm_out : buffer std_logic);
end enti
나는 롬 모듈을 구현하려고하고 그것을위한 테스트 벤치를 구축했다. rom.vhd에 대한 확인 구문은 'correct'로 표시되고 테스트 벤치 파일에도 'correct'가 표시되지만 simluate를 클릭하면 오류가 표시됩니다. 다음은 표시된 코드와 오류입니다. LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
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이 일반적인 FPGA 설계 질문에, 나는 FPGA 설계에 새로운 종류의이야 그냥 멋진 선형 대수 해법을 구축, 내 첫 번째 대규모 프로젝트에 착수했다. 시스템은 꽤 큽니다. 그래서 처음부터 올바르게 시작하는 것이 중요합니다. 성공적인 시뮬레이션 후 내가 지금 sythensizing하고 있지만, 악몽 데, 나는 구축하고 시뮬레이션에서와 같이 아무것도 작동하지
나는 각각의 알고리즘을 가지고있는 2 개의 모듈의 타이밍 분석을 포함하지만 2 개의 부호있는 숫자를 입력으로 받아서 부호있는 숫자를 출력하는 상당히 복잡한 모듈을 만들고 있습니다. 자일링스를 합성 도구로 사용하여 Verilog에서 FPGA 용 모듈을 설계하고 있습니다. 이제 자일링스는 일반적으로 모든 모듈에 대해 최악의 타이밍 분석을 제공한다는 것을 알고있
이미지의 중심을 계산하는 Verilog에서 구현 된 코드 조각이 있습니다. 게시 장소 및 경로 모드에서 자일링스 ISIM 시뮬레이터를 사용하여 코드를 시뮬레이트했습니다. 코드가 실행될 수있는 최대 클럭 속도를 결정하기 위해 잘 작동합니다. Clock 보고서의 디자인 요약은 Max Delay가 0.057nsec라는 것을 의미합니다. 이는 1/0.057nsec
부동 소수점 인 일부 입력 및 출력 포트를 정의하여 실제 데이터 유형을 선택했지만 실제 검색 값에 따라 입력 값을 전달할 수는 없습니다 사용 가능한 변환은 합성 할 수 없습니다. input real [0:10] delta;
parameter ndelta= 100;
input real [0:10] ly;
input real [0:10] nly;
out
FPGA 보드 (Spartan 3E 스타터 키트)에서 5 단계 파이프 라인 Mips Cpu 구현이 거의 완료되었습니다. 그러나 하나의 모듈에는 중대한 문제가 있습니다. 이 문제는 mMdule이 입력 신호에서 데이터를 가져 오는 경우 모듈이을 가져옵니다. 그 모듈은 CPU의 가장 중요한 부분 인 레지스터입니다. screenshot http://cfile8.u
좋아, 이것은 매우 일반적인 질문 일지 모르지만 나는 그 주제에 익숙하지 않고 어떤 힌트도 기쁘게 생각하지 않는다. ARM (arm-xilinx-linux-gnueabi-) 용 SoucereyCodeBench의 크로스 컴파일 도구 체인을 사용하고 있습니다. 컴파일러를 사용하는 라이브러리를 컴파일했습니다. 옵션 : -DSC_INCLUDE_FX -DSC_USE