자일링스의 위치 선언 변수의 차이점은 무엇입니까?

Question

저는 초보자로서 자일링스를 통해 Verilog를 작성하고 있습니다. 내가 자일링스를 사용하는 경우

module mealy(
    nReset, 
    clk, 
    in, 
    out 
); 

    input nReset; 
    input clk; 
    input in; 
    output out; 
endmodule 

아래,이 변수를 설정하는 기본 옵션이 같은

내가 배운 포트 선언해야한다,이 같이 나타납니다 :

module mealy(
    input nReset, 
    input clk, 
    input in, 
    output out 
); 

endmodule 

을 가끔, 내가 사용하는 경우 두 번째 방법은 오류를 생성합니다. 두 가지 스타일의 차이점은 무엇입니까?

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보조 문제, reg의 첫 번째 스타일로 출력을 선언 할 때하는 것은 제대로 작동 두 번째 스타일을 사용하는 경우

module mealy(
    in, 
    out 
); 

    output out; 
    input in; 
    reg out; 
endmodule 

을 즉, 그것은 당신이 두 번 선언 할 수 없다는 오류가 발생합니다.

module mealy(
    input in, 
    output out 
); 
    reg out; 
endmodule 

무엇이 문제입니까? 나는 단지 초심자인데 왜 내가 'reg'를 선언해야하는지 정확히 알지 못한다.

Answer 1

Verilog-95 (IEEE 1364-1995)라고도하는 포트는 포트 선언을 길 찾기에서 분리하고 다시 reg 유형에서 분리해야합니다.

Verilog 2001 (IEEE 1364-2001) 이후 더 컴팩트 한 버전을 사용할 수 있습니다.

도구가 95 표준 만 지원하는 경우 2001 년 이후의 코드에서 오류가 발생합니다.

방향을 포함하여 새 포트 선언을 사용하는 경우 와이어가 아닌 경우에도 유형을 선언해야합니다.

module mealy(
    input in,    // Inputs are implicitly wires (reg would not make sense) 
    output  [1:0] out_x, // 2 bit wire type as output 
    output reg [1:0] out_y // 2 Bit reg type as output 
); 
endmodule 

reg 유형과 wire 유형의 차이는 조회해야합니다. 기본적으로 시뮬레이션 최적화입니다. SystemVerilog를 사용하는 경우 logic 유형으로 대체 할 수 있습니다.

Wire은 포트에 의해 구동되거나 명령문을 지정합니다. reg은 always 또는 initial 블록 안에 할당됩니다. reg은 이 아니며은 플립 플롭을 의미합니다.