vhdl

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구조 VHDL 코드에서 클럭의 상승 에지에서 출력을 업데이트하는 방법은 무엇입니까?

VHL 구조 형태로 작성된이 매우 간단한 16 비트 및 게이트가 있습니다. 파일이 here에 업로드되었습니다. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity and_16bit is Port ( A : in std_logic_vector(15 downto 0); B : in std_

vhdl 2017-09-24

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vhdl은 타이밍 제약을 어떻게 보장합니까

제 질문은 카운터가 있고 상응하는 출력이 레지스터에 연결되어 있다고 상상해보십시오. 이제 클록 레지스터 (FF)의 하강/상승 에지에 데이터가 저장되고 카운터가 새로운 데이터를 생성하지만 카운터가 실제로 빠르며 데이터가 시간의 경과에 따라 레지스터의 입력에 도달하면 어떻게됩니까? 이전 값을 올바르게 저장하지 않습니다. 맞습니까? 그런 상황을 VHDL이 어떻게

vhdl counter flip-flop 2017-05-20

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플립 플롭은 클록 에지 조건이 아닐 때까지 값을 보유하지 않습니다.

리셋 가능 및 동기 데이터로드가있는 플립 플롭을 만들려고했습니다. 그것은 VHDL 시뮬레이션에서 잘 작동하지만 내가 ISE에서 합성 할 때 그것은 나에게 다음과 같은 오류가 있습니다 : 나는 순서로이 오류를 해결할 수있는 방법 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all

vhdl 2017-05-22

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VHDL에서 "function"을 사용하여 동일한 계산에서 여러 변수를 반환하는 방법?

여러 변수를 반환하는 함수에서 디코딩 코드를 구현하려고합니다. 두 고정 소수점 변수를 디코딩해야하고 FPGA에서 불충분 한 논리 오류가 발생하기 때문입니다. 그래서 우리는 C 언어 에서처럼 디코딩 코드를 수행해야합니다 -> 두 변수를 사용하여 함수를 두 번 호출하고 개별 숫자로 리턴하십시오. 이것이 가능한가요? 어떻게 할 수 있다면? 아니면 다른 방법이 있

vhdl fpga 2017-09-07

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VHDL : std_logic의 배열을 사용하는 것과 std_logic_vector의 하위를 사용하는 것

나는 같은 클럭에서 샘플링 되나 (논리적으로는 병렬 버스가 아닌) 여러 개의 입력을 가지고있다. 코드를 수정해야합니다. 대부분의 의도와 목적, 배열과 벡터가 꽤 많이 처리 할 수 ​​있습니다 들어 subtype my_subtype is std_logic_vector(my_width - 1 downto 0); signal my_signal : my_subt

types vhdl subtype 2017-09-13

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왜이 VHDL 코드가 컴파일되지 않는지 아는 사람 있습니까?

왜이 VHDL 코드가 컴파일되지 않는지 아는 사람 있습니까? 이 2 개의 16 비트 입력 및 AB 값 및 16 비트 출력을 제공 받아 F 16 비트 ALU의 일부 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL;

vhdl modelsim 2017-09-18

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vhdl에서 논리 및 (&&)에 해당하는 것은 무엇입니까?

if 문에서 vhdl에 & &에 해당하는 것은 무엇입니까? otherwise: if (i/=0 && i/=15) generate ... end generate; 두 가지 전제 조건을 충족해야합니다.

vhdl 2017-09-18

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내부 구성 요소가 실행되지 않는 이유

그래서 VHDL로 계층 적 구성 요소를 만들었습니다. 현재 최상위 엔티티는 다음과 같습니다. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; --This component takes 2 numbers written in scientific notation and returns

vhdl fpga ghdl hardware-design sigasi-studio 2017-09-21

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내가 VHDL에서 다차원 배열 함께 일하고 다차원 배열

VHDL과 나는 다음과 같은 VHDL 코드를 한 : 나는 VHDL에 총 초급 type mem_array is array(0 to 7) of STD_LOGIC_VECTOR (31 downto 0); 를 오전 내 질문에 내가 배열의 크기입니다 이 배열을 인스턴스화하여 선언하면 32 비트 각각 256 (8 비트 0-7) 위치를 갖거나 32 비트 각각 8 개

arrays vhdl 2017-09-29

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점검

내가 그것에 대해 사이트에 게시물을 보았고 내가 대답을 이해하지 못했다 : 질문 : 숫자가 3으로 나눌 수 있는지를 결정하는 코드를 작성하십시오. 함수에 대한 입력은 단일 비트, 0 또는 1이며 지금까지받은 숫자가 3으로 나눌 수있는 숫자의 2 진 표현 인 경우 출력이 1이어야합니다. 그렇지 않으면 제로. 예 :이이 인터뷰 질문을 기반으로 input "0"

algorithm vhdl verilog 2017-09-29

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