구조 VHDL 코드에서 클럭의 상승 에지에서 출력을 업데이트하는 방법은 무엇입니까?

Question

VHL 구조 형태로 작성된이 매우 간단한 16 비트 및 게이트가 있습니다. 파일이 here에 업로드되었습니다.

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity and_16bit is 
    Port (
     A : in std_logic_vector(15 downto 0); 
     B : in std_logic_vector(15 downto 0); 
     Clk : in STD_LOGIC; 
     --Rst : in STD_LOGIC; 
     C : out std_logic_vector(15 downto 0)); 
end and_16bit; 

architecture Behavioral of and_16bit is 
component and_1bit is 
    Port (
     A : in std_logic; 
     B : in std_logic; 
     C : out std_logic); 
end component; 

signal s : std_logic_vector(15 downto 0); 

begin 
      ands: for i in 15 downto 0 generate 
      and_1bit_x: and_1bit port map (A => A(i), B => B(i), C => s(i)); 
      end generate; 
process(Clk) 
    begin 
     if rising_edge(Clk) then 
      C <= s;      
     end if; 
     end process; 
end Behavioral; 

클럭의 상승 에지에서 출력을 업데이트하기 위해이 "s"신호를 정의했습니다. 구조적 VHDL 코드에서 출력을 업데이트하는 올바른 방법일까요? 첫 번째 출력에 대해 알려지지 않은 출력을 스케핑하려면 어떻게해야합니까?

모든 의견은 도움이 될 것입니다.

Answer 1

순차적 프로세스를 하위 모듈에 넣고 최상위 레벨 (and_16bit)에서 인스턴스화하는 것이 좋습니다. 그러면 최상위 레벨이 더 구조화됩니다.

and_1bit의 경우와 마찬가지로 각 비트마다 하나의 인스턴스를 가질 수 있습니다.

예를 들어,이 모듈은 1 비트 레지스터입니다.

entity dff_1bit is 
    Port (
     D : in std_logic; 
     Clk : in std_logic; 
     Q : out std_logic); 
end dff_1bit; 

architecture Behavioral of dff_1bit is 
begin 

process(Clk) 
    begin 
     if rising_edge(Clk) then 
      Q <= D;      
     end if; 
end process; 

end Behavioral; 

그런 다음 같은 generate 블록 내부 and_16bit에서 인스턴스화 할 수 있습니다.

dff_1bit_x: dff_1bit port map (D => s(i), Clk => Clk, Q => C(i));