상태 머신 withouth 카운터를 증가에서의 클럭 사이클 원치 않는 지연. s_saxis_tuser_in이 높으면 계산이 시작됩니다. v_bincount은 신호가 아닌 공유 변수이지만 0부터 시작하지만 카운터의 값은 0 클럭주기 동안 0으로 유지됩니다. p_count: process(clk)
begin
if (rising_edge (clk))
FPGA에서 구현되는 VHDL로 엘리베이터를 만들려고합니다. 0-12 층으로되어 있으며, 가고 싶은 방향과 안에있는 버튼에 따라 외부/외부 용 버튼이 있습니다. 나는 바깥 쪽 단추가 작동하는지 먼저 확인하고 내부 구현은 동일합니다. 지금은 컴파일되지만 시뮬레이션 파형은 충돌합니다. Library ieee;
use ieee.std_logic_1164
VHDL 합성에이 문제가 있습니다. 나는 하나의 "wait until"/ process 만 사용하면 "wait"문이 합성 가능하다는 것을 여러 기사에서 읽었습니다. 그래서 제가 한 일입니다. 그래서 저는 어떤 층에 있는지 (로직 디자인의 엘리베이터로 구성된 프로젝트) 카운터를 만들려고했습니다. 주문한 층에서 5 초 동안 문을 열어야합니다. 문제는 wait
나는 메모리 (24x12)를 사용하는 프로젝트를 가지고 있는데, okk 내부 신호가 값 4를 가질 때 메모리가 작성 될 때 프로그래밍 파일을 생성 할 때 내 메모리의 모든 비트에 대해 xst 737 오류가 발생합니다. . 누군가가 나를 고칠 수 있도록 도와 줄 수 있습니까? 주요 아키텍처 부분 코드 : 여기 library IEEE;
use IEEE.STD
tempReg:=B;
shiftReg:= "0000000000000000" & A;
for i in 0 to 16 loop
if shiftReg(2*n+1) = '1' then
shiftReg(2*n+1 downto 0) := (shiftReg(2*n+1 downto n+1) + tempReg(n dow
ISH에서 LFSR을 구현하기 위해 Vhdl 코드 & 테스트 벤치 코드를 작성합니다. ISE에서이 경로의 LFSR 코드를 선택합니다. 언어 템플릿 - VHDL - 합성 구축해 - 코딩 예 --- 카운터 --- LFSR 내 문제는 시뮬 (ISIM)에, 난 항상 out_lfsr을위한 'U'기호에 직면하고 있습니다. 도와 주시겠습니까? VHDL 코드 : libr
내 FPGA 소프트웨어는 요소 또는 시스템 디자인 개발에 드래그 앤 드롭 기능을 제공합니다. 사용자가 코드에 들어가거나 변경하지 않고 수정 가능한 매개 변수를 설정할 수있는 "일반"구성 요소와 가장 잘 작동합니다. 이를 위해 하나의 입력과 다중 출력을 가진 일반 디 먹스를 만들기로 결정했습니다. 디자인을 통해 사용자는 출력 수와 입력 및 출력 포트의 비트
"일반"을 설정하여 출력 개수를 가변 할 수 있는지 알아 내려고하면서 다음과 같은 생각을했습니다. 생각은 루틴이 "output (X) : out std_logic_vector (bits-1 downto 0); 텍스트를"port "선언 안에 추가하도록"port "선언 안에 VHDL 코드에서 루틴을 갖는 것입니다. (X)는 output1, output2 등과
내가 https://reference.digilentinc.com/reference/programmable-logic/nexys-2/start에서 RS232 인터페이스 참조 구성 요소를 사용하고 하고있는 예제 코드 : 위의 코드에 기초 --------------------------------------------------------------------
저는 VHDL을 처음 사용하며 FSM 구현에 대한 질문이 있습니다. 그림에 표시된 동작을 원합니다 (여기서 AHDL과 동일한 FSM을 구현했습니다). 내가 VHDL에서 구현할 때 나는 리셋 동작이 다르다 : 리셋 = 1을 감지하고 동시에 FSM이 진행되지 않는 상승 에지가 있지만 S0에서 PS를 계속 유지한다. 문제는 if ... elsif (첫 번째 조건