vhdl

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    VHDL 사례 문 오류

    난 난수를 생성하는 함수를 만듭니다. 이 숫자는 1 년을 나타냅니다. 그 해가 윤년인지 찾아야합니다. 생성 된 숫자의 범위는 2000에서 2017 사이이므로 윤년을 찾기 위해 수식을 적용하는 대신 사례를 사용할 수 있다고 생각합니다. architecture arh_afisare of afisare is signal year: integer; signa
    random error-handling vhdl leap-year 2017-03-22

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    여러 VUnit run.py 파일을 단일 VUnit 실행으로 결합하는 방법은 무엇입니까?</p> <pre><code>vunit_multi/ alfa/ run.py ... bravo/ run.py ... </code></pre> <p>(Vunit)에 <code>run.py</code> 별도로 실행할 수 있습니다

    는이 같은 디렉토리 및 파일 구조를 가지고있다. 여러 개별 VUnit 실행을 결합하여 상태 보고서를 단일 실행으로 결합하는 좋은 방법이 있습니까? 바닥에 문이 마지막 세 줄이 실행되는 것을 의미하는 경우
    python vhdl vunit 2017-03-23

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    VHDL로 비트를 인쇄하십시오 (우분투 16.04)

    제가 이해하지 못하는 부분이 있습니다. VHDL로 시작하고 내 회로의 결과를 어떻게 볼 수 있는지 이해할 수 없습니다. textio 패키지를 사용하고 터미널에서 내 비트 결과를 인쇄하려고했는데이 비트를 output_file.txt에 인쇄하려고했지만이 임시 해결책 중 아무 것도 작동하지 않았습니다. 제 질문은 어떻게 비트 값을 인쇄 할 수 있습니까? Libr
    vhdl 2017-03-23

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    ISE로 전체 덧셈기를 합성하십시오.

    2 개의 하프 덧셈기와 OR 게이트를 사용하는 간단한 전체 덧셈기를 작성했습니다. VHDL 코드 library ieee; use ieee.std_logic_1164.all; entity ha is port(x: in std_logic; y: in std_logic; s: out std_logic; c: out
    vhdl synthesis xilinx-ise 2017-03-24

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    포트가 VHDL로 매핑되는 신호의 이름을 공유 할 수 있습니까?

    제목과 정확히 일치합니다. 내가 언급하는 포트와 신호를 둘러싼 별표가 있습니다. 포트가 매핑되는 신호와 같은 이름으로 지정되는 것이 어떤 방식 으로든 충돌합니까? 아니면 다른 이름을 사용하는 것이 좋은 코딩 관행입니까? fml_fulladd_vhdl PORT MAP( C_in => C_in, -- this line x => x(
    vhdl 2017-03-24

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    VHDL 시프트 레지스터가 오른쪽으로 회전하지 않습니다.

    시프트 레지스터가 올바르게 회전하지 않는 이유를 알아낼 수 있습니까? sw (15)로 sw (14)을 전환했기 때문에 스위치 입력이 아니라는 것을 압니다. 나는 그것이 실제 코딩에서 뭔가라고 생각하지만, 나는 무엇을 확신하지 못한다. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL
    vhdl shift 2017-03-24

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    상태 머신의 VHDL synax 오류

    코딩 할 때 구문 오류를 찾는 데 어려움이 있습니다. 어떤 도움이라도 대단히 감사하겠습니다. 내 신디사이저 오류가 blowoncompon> =하지만 그 상태가 코드의 그 상태를 커밋하면 오류가 다음 상태로 이동하기 때문에 오류가 어딘가에 있다고 생각하는 위치에있다. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IE
    syntax vhdl 2017-03-25

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    VHDL 상태 머신 : currenttempinc 신호 감소 방법

    currenttempinc 신호 감소를 어떻게 만들 수 있습니까? 지금까지는 currenttempinc 신호 만 증가시킬 수있었습니다. 이것은 내가 currenttempdec 신호를 감소 시키려고 시도한 것입니다. < = currenttempdec - 1; 그러나 그의 코드 행은 심지어 읽히지 않는 것처럼 보입니다. library IEEE; use IEE
    vhdl counter decrement 2017-03-25

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    자일링스에서 다음 코드를 실행하려고하지만 여러 오류가 발생했습니다.

    자일링스에서 다음 코드를 실행하려고하는데 여러 오류가 발생합니다. 코드 : Library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use work.rng.all; entity mutation is port
    vhdl xilinx 2017-03-27

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    VHDL : std_logic_vector를 정수로 변환하는 중 오류가 발생했습니다.

    디지털 타코미터 용 VHDL (자일링스) 코드를 작성했습니다. std_logic_vector m1을 정수로 변환하는 동안 컴파일러에서 다음 오류를 표시했습니다. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.numeric_std.all; entity tacho is Port (A : in STD
    vhdl 2017-03-27
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