VHDL 분배기, 수정

Question

 tempReg:=B; 
     shiftReg:= "0000000000000000" & A;   

     for i in 0 to 16 loop 
      if shiftReg(2*n+1) = '1' then 
       shiftReg(2*n+1 downto 0) := (shiftReg(2*n+1 downto n+1) + tempReg(n downto 0)) & shiftReg(n downto 0); 
      elsif shiftReg(2*n+1) = '0' then 
       shiftReg(2*n+1 downto 0) := (shiftReg(2*n+1 downto n+1) - tempReg(n downto 0)) & shiftReg(n downto 0); 
      end if; 

      if shiftReg(2*n+1) = '1' then 
       shiftReg(2*n+1 downto 0):= shiftReg(2*n downto 0) & '0'; 
      elsif shiftReg(2*n+1) = '0' then 
       shiftReg(2*n+1 downto 0):= shiftReg(2*n downto 0) & '1'; 
      end if; 
     end loop; 

     C <= shiftReg(n downto 0); 
     D <= shiftReg(2*n+1 downto n+1); 

이것은 ALU 코드의 일부입니다. (A와 B는 16 비트 입력이고, C는 답이고, D는 미리 알림입니다.) 이 부분 코드는이 부분에서 책임을집니다. VHDL 언어를 사용하여이 분배기 "https://www.youtube.com/watch?v=z0RIEvzX65I"을 다시 만들고 싶습니다. 문제는 올바른 대답 (C)을 받았지만 잘못된 미리 알림 (D)입니다.

내가 진심이 "나쁜/바보 코드"또는

Answer 1

기본적으로, 부문 그냥 반복 뺄셈 "이 질문을 게시 할 잘못된 장소"인 경우 사과하고 싶다.

count := (15 downto 0 => '0'); 
rem := dividend; 
while (rem >= divisor) loop 
    rem := (rem - divisor); 
    count := count + 1; 
end loop; 
quotient <= count; 
remainder <= rem;