modelsim

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    TCl 스크립트의 오류에 대한 해결책은 무엇입니까?

    최근에 altera.com에서 Modelsim 10.1을 다운로드했으며 "TCL 스크립트의 오류"라는 메시지가 나타납니다. 새로운 Verilog 프로젝트를 시작할 수 없습니다. 여기에 오류가 있습니다 Trace back: can't read "Project(SaveCompileReport)": no such element in array whi
    tcl verilog modelsim altera 2014-11-04

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    오류 vsim-3170 : ModelSim PE Student Edition 10.3d 시뮬레이션 시작 중

    ModelSim에서 내 프로젝트에 대해 시뮬레이션을 시작할 수 없습니다. 내가이 다른 시스템에 ModelSim을 설치 한 모두가 나에게 같은 오류 메시지 제공 : 간단한 에지 검출기 프로젝트 , 내가 할 후 여기에 "시뮬레이션 - 시작 시뮬레이션"콘솔에서 일어나는 무엇을 : vsim -gui work.edgedet_tb # vsim -gui # Star
    vhdl simulation modelsim 2014-11-10

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    modelsim의 timescale 정의

    Verilog 벤치에서 시스템을 시뮬레이트하는 동안 문제가 있습니다. 나는주기와 높은 시간과 낮은 시간을 측정하고 자동 점검하기를 원하는 신호 (clk_out)를 가지고있다. 신호 clk_out은 1 초의주기를 가지며, 하이 및 로우 시간은 모두 500ms이다. 기간 1000000000.000000이며, 높은 시간 500000000.000000이며, 낮은
    time verilog modelsim 2014-11-14

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    함수에서 누락 된 EOF

    이 VHDL 코드가 있는데 조회 테이블이있는 사인 생성기로 작동해야합니다. "함수에서 EOF가 누락되었습니다"또는 ModelSim에서 "구문 오류"오류가 계속 발생합니다. 일부 온라인 자습서의 구문이 있는데 올바른 것으로 보입니다. 뭐가 잘못 되었 니? function WAVE(X : integer) -- here is the error marker
    vhdl modelsim quartus 2014-11-16

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    인터페이스 포트는 실제 인터페이스를 전달해야합니다. 시스템 Verilog

    인터페이스 인스턴스가있는 최상위 파일이 있습니다. 이것은 내 최상위 파일에있는 코드입니다. LC3_io top_io; // LC3_io is the interface which is defined seperately in my interfaces file. LC3_test test(top_io); // Passing the interface to my
    verilog system-verilog modelsim rtl 2014-11-22

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    특정 신호가 tcl을 사용하여 Modelsim에서 특정 값을 가질 때 찾기

    디버깅 속도를 높이려고합니다. 큰 궤적에서 나는 신호의 특정 값을 찾는다. Linux에서 QuestaSim 10.0b를 사용하고 있습니다. 나는 이미이 다음 명령 불행하게도 searchlog -expr { stream == 'h20 } 0 이 또한 신호가 값 'XX'를 가지고 '스트림'을 일치와 ModelSim을/QuestaSim에서 할 수 발견,하지만
    tcl modelsim questasim 2014-11-24

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    중입 연산자 "="[VHDL]에 대한 가능한 항목이 없습니다.

    신호등 컨트롤러 용 상태 시스템을 작성했습니다. -- Ampelsteuerung mit Zähler und FSM Componente library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity AMPLSTRG
    vhdl modelsim 2014-11-24

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    Regd : 어설 션 마커 기록

    Questsim 환경에서 역 삼각형 마커를 표시하는 방법. 파형 (.wlf) 로깅을 위해 와일드 카드 연산자를 사용하고 있습니다. 마커는 어설 션 기반 검증을 디버깅하는 데 사용됩니다.
    verilog system-verilog modelsim 2014-10-15

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    리셋 중에 상승하는 클럭에서 디자인의 모든 신호가 초기화된다는 것을 주장하는 방법이 있습니까?

    테스터 흐름 (설계 변경 없음)에서 리셋 중에 모든 설계 신호가 초기화된다는 단서를 신속하게 제시 할 수 있습니까? 디자인은 동기식 활성 로우 리셋을 사용합니다. 리셋의 상승 에지에서 디자인의 모든 신호가 각 신호 또는 아키텍처를 호출 할 필요없이 'U'가 아니라고 주장하고자합니다. VHDL 2008, HDL 디자이너가있는 Modelsim 10.1c 사용.
    tags vhdl assert modelsim 2014-10-17

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    ModelSim을 등록 그래서 내가 오류를 얻고 불법 오류

    입니다 ** 오류 : C : /Modeltech_pe_edu_10.3c/examples/HW6/alu.v (53) : 등록 연속의 왼쪽에 불법 할당 [할당 결과 = 32'd0;] 할당 문에 대한 이유는 무엇입니까? 나는 모든 코드 주위에서 문장의 클러스터를 움직여 보았고, 코드의 일부를 완전히 제거하면 작동하는 유일한 방법이다. 문제 내 테스트 벤치를 실행
    compiler-errors verilog modelsim 2014-11-08
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