modelsim

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    왜 할당 된 와이어가 x

    MIPS 명령어 디코더를 구현하고 있는데, 웨이브에서 jump, immediate_i, regWrite 등의 모든 할당 논리 변수가 xxx로 표시됩니다. 비록 다음과 같이 초기화했습니다. 비록 내가 점프에서 예를 들어, J는 X, shoudnt 그것은 0이 아니라 x로 이동한다고 가정해도? assign immediate_i = (opcode == (ADDI
    system-verilog modelsim circuit 2016-10-07

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    vhdl의 잘못된 기능

    누군가이 코드를 확인하고 실수가 어디 있는지 말해 줄 수 있습니까? 컴파일러에서이 오류 메시지를 보냅니다. Funcio_2.vhd (10) : "OR"근처 : (vcom-1576) 'expect'). --Definimos la entidad funcio_2- ENTITY funcio_2 IS PORT(a,b,c,d:IN BIT;f:OUT BIT); E
    modelsim 2016-10-12

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    경고 : NUMERIC_STD. "<=": 메타 데이터가 감지되었습니다. FALSE가 반환됩니다. ModelSim에서 오류가 발생했습니다.

    경고 : NUMERIC_STD "< =": 코드를 실행할 때 메타 데이터가 Modelsim에서 감지되었습니다. 오류는 reg_go 및 reg_n 레지스터를 사용할 때만 발생합니다. 레지스터를 사용하지 않으면 코드가 정상적으로 작동합니다. library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.a
    vhdl modelsim 2016-10-12

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    모든 시스템 Verilog 파일에 파일을 자동으로 포함합니다.

    동료로부터 여러 개의 .sv 파일을 채택했으며 "globals.sv"라는 파일에 저장된 정의 된 환경 변수가 없어 컴파일이 실패합니다. 모든 파일의 맨 위에 선 `include "globals.sv" 를 추가하면 작동하지만 자동으로 컴파일 할 때마다 .sv이 파일을 포함하는 데 사용할 수있는 ModelSim을 명령 행 태그가 것입니다? "globals2
    system-verilog modelsim 2016-10-14

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    VHDL - 함수에서 길이 속성을 직접 사용하면 경고가 발생하는 이유는 무엇입니까?

    레코드의 std_logic_vector 표현을 반환하는 VHDL 함수가 있고 그 std_logic_vector의 길이를 원합니다. 함수에 직접 길이 속성을 사용할 수 있습니다. 왜 ModelSim에서 경고 메시지가 나타 납니까? 나는 미묘한 문제들을 초청하고 있는가? 경고 텍스트를 검색하는 것이 도움이된다는 것을 이해하지 못했습니다. my_function_
    vhdl modelsim 2016-10-27

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    Win7의 ModelSim 용 "<proj> .ip_user_files"에 Vivado IP 생성 라이브러리를 컴파일

    제 질문을 읽어 주셔서 감사합니다. <proj>/ip_user_files/ip/c_counter_binary/c_counter_binary_0.veo /c_counter_binary_0.vho /c_counter_binary_0_stub.v /c_counter_binary_0_stu
    vhdl modelsim vivado 2016-10-31

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    Modelsim에서 UVM TB를 컴파일하고 시뮬레이션하십시오. 10.4b

    ModelSim 10.4b에서 UVM을 처음 사용했습니다. 내 클래스가 컴파일되고 있는지 확인하려고하는데 다음과 같은 컴파일 오류가 발생합니다. 또한 누군가가 나를 UVM exection 흐름으로 안내 할 수 있다면 정말 도움이 될 것입니다. 온라인 리소스를 검색했습니다. class fifo_trans_item extends uvm_sequence_item
    system-verilog modelsim uvm 2016-11-01

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    vhdl에서 신호 할당 자 생성

    질문이 있습니다. 신호 할당에 generate를 사용하고 싶습니다. 하지만 시뮬레이터에서 오류가 발생합니다. 오류는 "신호 할당을위한 잘못된 대상"입니다. 및 "알 수없는 식별자 A0_i." architecure sss of fff is signal A0_0 : bit ; signal A0_1 : bit ; signal A0_2 : bit ; sig
    vhdl modelsim 2016-11-04

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    Modelsim 시뮬레이션 출력은 항상 높은 임플란트 상태 (파란색 선)

    을 사용합니다. Verilog를 사용하고 시뮬레이션의 모든 입력은 문제가 없지만 모든 출력은 높은 임플란트 상태 (웨이브 창에서 파란색 선)로 유지됩니다. module de_mux( input clk, NewPacket, input [7:0] DataIn, output reg [7:0] DataOut0, DataOut1, DataOut2, DataOut
    verilog simulation hdl modelsim 2016-09-17

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    VHDL : for 루프에서 인덱스 연산이 작동하지 않습니다.

    DE0 Nano Altera FPGA 보드에 간단한 bruteforce 컨볼 루션 프로세서를 설정하려고합니다. 충동 (impulse_length-1-I)의 인덱스 루프의 연속 동안 감소하지 않지만, audio_buffer (I)의 인덱스는 않습니다 : 내 문제가 LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee
    vhdl fpga modelsim quartus 2016-10-03
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