필자는 필요에 따라 신호를 순차적으로 설정하거나 변경하는 시뮬레이션 프로세스를 작성했습니다. 일반적으로 wait 문을 사용하여 특정 시간 간격을 기다리거나 신호 할당을 기다렸지 만, 신호가, 예를 들어 오는시기 : reset <= '1';
write <= '0';
read <= '0';
wait for 25 ns;
그래서 테스트 조정기로 올바른 값을 출력하기 위해 RR 조정자를 얻으려고 시도하지만 상태가 올바르게 전환되는 동안 출력은 항상 기본값 인 16'h0000으로 설정됩니다. 이 가치가 변하지 않는 이유는 무엇입니까? module RRArbiter(input [15:0]NodeRequests,
//input clock,
out
Modelsim ALTERA STARTER EDITION 10.1d를 사용 중이고 파형 파일을 가져 오는 중 다음 오류가 발생합니다. WLF 파일 버전 는 132.Modelsim 10.1d 내가 ModelSim을 13.1로 같은 파일을 가져 오는 시도하고 여전히 비슷한 문제를 수신하고 121 WLF 파일 버전을 포함하여 읽을 수 있습니다. 아무도 내가이 파
알테라의 ALTSYNCRAM 블록 중 하나에 추론하도록 작성한 알테라 FPGA 타겟을위한 메모리 모듈이 있습니다. 메모리가 1024x16이고 속성으로 지정된 메모리 초기화 파일이 있습니다. 합성 할 때, 합성 보고서는 원하는 RAM 블록 유형을 생성했음을 나타내며, 초기화 파일이 지정된 것임을 나타냅니다. Altera의 ModelSim 버전으로 시뮬레이션하
Verilog를 처음 사용했습니다. 필자는 pmos 및 nmos 프리미티브를 사용하여 4 비트 CLA를 작성하도록 지정되었습니다. 설계도를 자세히 설명하는 웹 사이트를 찾았습니다. Design of VLSI Systems CLA는 6.5.3입니다. 정적 구현을 사용하고 있습니다. 배선 c4의 회로도부터 배선 c1, c2 및 c3의 값을 계산하기 위해 3
Salsa20 스트림 암호 용 VHDL 코드를 작성 중입니다. 그것의 주요 기능은 내가 성공적으로 작성한 '분기 별'입니다. 계속 진행하기 전에 Modelsim에서 테스트하고 싶지만 어려움을 겪고 있습니다. 출력을 관찰하기 위해 입력을 '자극'해야한다는 것을 이해합니다. 내가 시도한 모든 시도는 어떤 값도주지 않은 출력 z가되었습니다. 이다 (최상위)에 Q
저는 클래스 용 Verilog 프로젝트에 Altera ModelSim 10.1d를 사용하고 있습니다. 시뮬레이션을 올바르게 실행하는 방법을 알 수 없습니다. 나는 매우 간단한 verilog 파일 (단지 2 대 1 멀티플렉서)을 가지고 있고 4 가지 입력 조합을 시도하고 싶다. 나는 다음과 같은했던 알테라의 사이트의 가이드에 따르면 1) 클릭 된 된 시뮬레이
저는 VHDL로 LFSR을 작성했습니다. 난 시뮬레이션에서 그것을 테스트하고 예상대로 작동합니다 (1과 512 사이의 임의의 정수를 생성). 나는 하드웨어에 넣을 때 항상 다음과 같이 "000000000" 코드가 생성 library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity LFSR is
port(clk, re
이 양식의 Modelsim 신호 값을 tcl에 x y 검색하려면 어떻게해야합니까? x 및 y를 개별적으로 처리 할 수 있습니까? 현재 I는 신호 값을 때 {/의 currentState/comp_occupy} {집합 완 [EXA {/의 currentState/comp_occupy}]} 이 추적하도록 TCL이 라인을 가지고 신호는 위젯에서 x y처럼 보이는