modelsim

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    VHDL 테스트 파일 인 a.vhd가 있습니다. 고양이 그것에 ModelSim을 실행 그래서, 오버라이드 (override) 구성 요소의 경고/오류가 없었다 package pak is component b is -- 1st definition of component b. end component end pak; use work.pak.all;

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    위해 나는 현재와 ModelSim SE의 5.8e를 사용하고 있습니다. SystemVerilog는 지원하지 않습니다. 내 프로젝트의 설계 및 검증을 위해 SystemVerilog를 사용해야한다. Modelsim의 버전이 sytemverilog의 설계 및 유효성 검증 서브 세트를 잘 지원하는지 어떤 아이디어가 있습니까? 전에 VCS를 사용했고 시뮬레이션을 위

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    나는 unsigned에 논리 연산을 수행하는 문제를했습니다 : library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; with sel select s_1<=a+b when "000", a+((not b)+1) when "001", s_2 when "010", s_3 w

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    한 번에 2 비트 씩 32 비트 입력 및 출력 코드를 작성합니다. 나는 시뮬레이션 시도에 기반하여 while 루프에서 무한 루프 문제를 겪고 있다고 생각한다. 내가 본 루프의 다른 예제와 비교할 때 모든 것이 나에게 잘 보인다. 내가 뭘 잘못했는지 알 수 있니? library ieee; use ieee.std_logic_1164.all; entity

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    ModelSim에 부스 배수에 대한 코드를 작성하고 있습니다. 현재, for 루프에서 코드를 구현하고 있습니다. for 루프에는 if..else 조건이 있으며 곱셈기의 시간에 2 비트를 확인합니다. 여기서 피승수의 왼쪽 교대를 할 필요가 있지만 그렇게 할 수는 없습니다. 여기서 시프트 연산자가 작동하지 않으므로 ModelSim에서 왼쪽 시프트를 할 수 있습

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    ModelSim에서 메모리 덤프를 정기적으로 받으려면 어떻게합니까? 메모리 데이터를 내보내는 방법을 알고 있습니다. .do 파일에 1000 ns 또는 매 x주기마다 메모리 데이터를 내보내는 명령을 작성하는 방법이 있습니까? 업데이트 : 답변 감사합니다. 내가 지금하고 있어요 방법은 : 경우에 당신은 전에 -all 실행 사용 mkdir -p mlog set

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    웨이브 창에서 IP 주소 단어를 소수 점으로 구분 된 형식으로 표시 할 수 있습니까?

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    VHDL code이 있고 BDF desing입니다. ModelSim에서 VHDL 코드를 시뮬레이트하면 정상적으로 작동하지만 Quartus에서 시뮬레이션하거나 FPGA Cyclone 보드에 업로드 할 때 LED에 신호가 없습니다. IDK, 내가 바라는 방식으로.

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    GUI 모드에서 ModelSim보기에서 그물의 리프 이름을 전환하는 방법을 찾고 있습니다. 즉, "전환 잎 이름 < -> 전체 이름"을 눌러의 해당 버튼 : 나는 짧은 이름을 추가하는 방법을 알고 있습니다. 예를 들어, 나는 다음과 같은 코드를 사용하고 : add wave -group "stimulus" -label "valid" ${sim_module}/

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    CPU 아키텍처를 설계하고 시뮬레이션하기 위해 ModelSim을 사용하고 있습니다. 이 사실을 알고있는 저와 같은 사람들은 앞에서 모든 신호를 처리하려고 할 때 시뮬레이션 데이터를 검증하는 것이 정말로 어렵다는 것을 알고있을 것입니다. 자동으로 시뮬레이션을 실행하고 데이터가 올바른지 확인하기 위해 일부 확인 절차를 수행 할 수있는 방법이 있습니까? 예를 들