modelsim

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    Verilog 연속 시뮬레이션

    끝 키워드가 충족 될 때까지 시뮬레이션을 계속 실행할 수있는 특별한 시작 및 끝 키워드가 Verilog에 있습니까? 나는 이것이 합성 될 수 없다는 것을 이해한다; 그러나 테스트 목적으로 만 사용하고 싶습니다. 또한 verilog의 $ finish 키워드는 modelsim을 종료합니다.
    verilog modelsim 2012-05-14

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    "if-statement"가 적은 VHDL 코드에서 BCD_counter를 다시 작성하는 더 좋은 방법이 있습니까?

    저는 ModelSim에서 VHDL을 배우기 시작했습니다. 그래서 내가하고있는 일이 정말로 멍청한 것 같으면 미리 사과드립니다. 기본적으로 내가 만들려고하는 것은 한자리 위/아래 BCD 카운터에 대한 합성 VHDL 코드입니다. 카운터는 "Enable"이 '1'일 때 카운트하거나 그렇지 않으면 카운터가 유지됩니다. 입력 "Init"가 초기화되면 카운터는 "Di
    counter vhdl modelsim 2012-03-27

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    ModelSim을 사용하여 Verilog에서 배열 만들기

    아래 코드를 사용하여 ModelSim의 Verilog에서 배열을 사용하여 1MB 메모리 모델을 선언하려고합니다. 또한 주소 공간에 주소 0x80020000이 있어야합니다. parameter MEM_START = 32'h7FFA_0000; parameter MEM_END = 32'h800A_0000; reg [7:0] MEMORY [MEM_START:ME
    arrays verilog modelsim 2012-05-16

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    Verilog I/O 문자 읽기

    Verilog 용 I/O를 사용할 때마다 몇 가지 문제가있는 것 같습니다. Modelsim은 특정 함수에 대해 지원되지 않는 함수를 던지거나 아무 것도 수행하지 않습니다. 문자로 파일 문자를 읽고 포트를 통해 각 비트를 보내면됩니다. 아무도 도와 줄 수 있습니까 module readFile(clk,reset,dEnable,dataOut,done); par
    file-io io verilog modelsim 2012-05-16

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    디버깅 반복 제한 오류

    내가 ModelSim을에 D 플립 플롭에 대한 VHDL 코드를 쓰고 있어요 내가 그것을 시뮬레이션하려고 할 때 오류가 발생하는가 : Error: (vsim-3601) Iteration limit reached at time 400 ps. 잘 모르겠어요 무엇을 그것은 의미하지만, 많은 성공을 거두지 못한 소스 코드를 보았습니다. 문제가 무엇인지 추측 할 수
    vhdl modelsim 2012-02-14

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    프롬프트에서 경고 메시지가 발생했습니다.

    나는 테스트 벤치를 시뮬레이션하려고합니다. 나는 또한 프롬프트에서 다음과 같은 경고 메시지가 나타납니다 파형을 받고 아니에요. 내 코드가 시뮬레이트되지 않는다는 경고 때문입니까? ** Warning: (vsim-WLF-5000) WLF file currently in use: vsim.wlf # File in use by: Hostname: Proce
    warnings simulation wave modelsim 2011-04-24

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    ModelSim을 통한 VHDL 시뮬레이션을위한 VCD 덤프. 어떻게?

    처음으로 VCD를 생성하려고하는데 문제가 발생했습니다. 나는 sim_minimips 엔티티를 포함하는 bench_minimips.vhdl이라는 테스트 벤치를 가지고있다. 나는 그것을 시뮬레이트하고 그것에서 VCD를 얻고 싶다. vsim work.sim_minimips vcd file myvcd1.vcd vcd add -file bench_minimips
    simulation dump vhdl modelsim 2011-08-05

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    Modelsim 또는 Xilinx ISE Project Navigator에서 Verilog 모듈의 타이밍을 측정하는 방법

    절반 가산 모듈을 사용하여 4 비트 Carry Look-ahead Adder를 설계했습니다. 그런 다음 기능적 Verilog 설명을 사용하여 또 다른 4 비트 Carry Look-Ahead 덧셈기를 설계했습니다. 두 번째 것은 더 빨라야합니다. 어떻게 확인할 수 있습니까? Modelsim 또는 Xilinx ISE Project Navigator에서 모듈이
    statistics timing verilog xilinx modelsim 2011-03-18

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    ModelSim이 매개 변수 데이터 형식을 인식하지 못합니까?

    여기 Modelsim에서 실행하려고하는 Verilog 코드가 있습니다. parameter Data_width = 8; //DATA SIZE input CLK, RST; input [Data _width-1:0] D; 컴파일 할 때 컴파일러는 마지막 줄의 Data_width에 식별자가 필요하다고 말하면서 불평합니다. 문제를 없애기 위해 그 숫자를 하드
    verilog modelsim 2011-03-19

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    VHDL 테스트 결과는

    거의 정확하게, FPGA를 프로젝트에 대한 자동화 된 회귀 테스트를 설정 해요 : Continuous integration of complex reconfigurable systems 지금 젠킨스 테스트 보고서에 나타나는 테스트 결과 (ModelSim 시뮬레이션의 VHDL REPORT 문)를 가져오고 싶습니다. 제 생각으로 Jenkins는 기본적으로 jUn
    jenkins regression-testing modelsim 2011-10-12
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