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끝 키워드가 충족 될 때까지 시뮬레이션을 계속 실행할 수있는 특별한 시작 및 끝 키워드가 Verilog에 있습니까? 나는 이것이 합성 될 수 없다는 것을 이해한다; 그러나 테스트 목적으로 만 사용하고 싶습니다. 또한 verilog의 $ finish 키워드는 modelsim을 종료합니다.Verilog 연속 시뮬레이션
A
답변
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$finish 및 $stop은 시뮬레이션을 중지하는 Verilog 시스템 작업입니다. $finish은 시뮬레이션을 종료하고 $stop은 시뮬레이션을 중단하고 대화식 모드로 이동합니다. 따라서 $stop을 사용할 수 있습니다. 심지어 $finish은 ModelSim이 일반적으로 완료할지 여부를 묻는 메시지이므로 문제가 없습니다. 시뮬레이션 모드에서 '아니오'를 선택하고 '예'를 선택하면 ModelSim이 종료됩니다.
'$ finish'은 어떻게 완료되었는지입니다. –