modelsim

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    ModelSim 웨이브 렌더링이 느림

    버전 6.6d (SE)에서 10.1c (SE)로 전환되었습니다. 이전 버전에서는 시뮬레이션 완료 직후 파도가 나타났습니다. 이제 웨이브 렌더링에 오랜 시간이 걸립니다. 어디에서 문제가 될 수 있습니까? 감사.
    vhdl xilinx modelsim 2016-08-12

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    SV 테스트 벤치 태스크, Modelsim의 신호 이름보기

    Modelsim SV 드라이버 신호, 디버깅 할 태스크를보고 싶습니다. 내 테스트가 어떻게 진행되고 있는지 알기 위해 어디에서나 표시 명령문을 추가하고 싶지 않습니다. 우리가 할 수있는 방법이 있다면 알려주십시오. 시뮬레이션에서 신호를 추가하려고 시도했지만 시뮬레이션을 다시 시작하면 도구가 멈 춥니 다.
    system-verilog modelsim 2016-08-21

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    Modelsim - 시뮬레이션에서 너무 많은 반복 (Verilog)

    Modelsim 10.4a 학생용 버전을 사용하고 크로스바 모듈을 쓰고 있습니다. 문제는 시뮬레이션을 시작하려고하면 "반복 제한 10 000 000 시간 25 ns에 도달했습니다."오류입니다. 내 코드가 너무 많은 자원을 필요로한다는 것을 이해하지만 그 이유와 정확히 무엇이 잘못되었는지 이해하지 못합니다. // 질문이 해결되어 버그가 발견되었습니다. 보완
    verilog simulation modelsim 2016-07-03

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    Verilog, genvar 너비 크기를 자름

    genvar 변수의 너비를 자르는 방법은 무엇입니까? 예를 들어, 내가있는 경우 : 내가 ModelSim을에서 시뮬레이션 할 때 parameter LENGTH = 8; genvar i; for(i = 0; i < LENGTH; i = i + 2) begin somemodule #(WIDTH($clog2(LENGTH)) )
    verilog system-verilog modelsim 2016-08-30

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    modelsim-altera를 찾지 못했습니다 (리눅스)

    저는 LinuxMint 17.3 OS 하에서 제 PC에 Quartus II 64 비트를 설치했습니다. 나는 그것에 아무런 문제가 없다. 그러나 ModelSim-Altera로 시뮬레이션을 실행할 수는 없습니다. "ModelSim-Altera를 찾을 수 없습니다 ..."라는 메시지가 나타납니다. There is 내가 수행 한 ModelSim-Altera 설치에
    linux modelsim altera 2016-08-31

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    어디에서 ModelSim 오류 코드 목록을 찾을 수 있습니까?

    이 부분은 url입니다. 사용할 수 있습니다 verror -all 콘솔에서 사용할 수 있습니다. 그러나 모든 오류에 대한 문서를 찾으려고합니다.
    vhdl verilog fpga modelsim 2016-09-05

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    모델 Sim - 프로젝트에 새 파일을 추가 할 수 없습니다.

    Sim을 사용하여 새 프로젝트 Verilog에 파일을 추가하려고합니다. 새 프로젝트를 만들 때 프로젝트에 파일을 추가 할 수 없습니다. 프로젝트 인터페이스에서 프로젝트에 새 파일 추가를 선택하면 팝업이 표시되지 않습니다. OS : 윈도우 10 64 비트 소프트웨어 : ModelSim을-알테라 10.1d (는 Quartus || 13.0) 소프트웨어는 Win
    verilog modelsim altera 2016-09-07

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    Modelsim 또는 Questasim을 사용할 때 어떤 Systemverilog 매크로가 정의되어 있는지 어떻게 알 수 있습니까?

    Questasim 10.4c를 사용하여 여러 장소에서 ifdef 컴파일러 지시문을 사용하는 Systemverilog 디자인을 시뮬레이션합니다. 예 : 컴파일 후 `ifdef FOR_SIMULATION_ONLY <code> `endif , 나는 Questasim는하지만, FOR_SIMULATION_ONLY가 정의되었는지 여부를 명시 적으로 말해 할 수
    system-verilog modelsim questasim 2016-09-08

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    Modelsim 오류 :지도 채널을 읽는 중 오류가 발생했습니다.

    컴파일이 잘 된 Verilog 코드가 있습니다. 내가 VSIM와 시뮬레이션 파일 (.wlf)을 열 때 나는 다음과 같은 오류가 발생합니다 : 맵 채널을 읽는 동안 실패 : 내 성적은 다음과 OpenFile vsim.wlf WLF 경고를 말한다. ** 참고 : (vish-4074) 파일 vsim.wlf가 아직 열려있어 라이브보기 모드에서 파일을 볼 수 있습니
    verilog modelsim 2016-09-11

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    Verilog에서 환경 변수 또는 명령 줄을 사용하여 매크로 값을 설정하는 방법은 무엇입니까?

    환경 변수를 사용하여 Verilog에서 런타임 중에 매크로를 정의하고 싶습니다. 예를 들어 DEBUG 매크로가 1으로 정의 된 경우에만 텍스트를 파일에 인쇄하려고합니다. `define DEBUG 0 ... if(DEBUG) $fwrite(file,"Debug message"); 방법 명령 줄에서 시뮬레이션을 실행하거나 환경 변수를 사용할 때이 1에
    verilog modelsim 2016-07-30
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