2013-09-01 3 views
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Verilog에서 합성 가능한 3D 매개 변수를 만들 수 있습니까?Verilog : 3D 합성 매개 변수

나는이 C 스타일 코드 비슷한 싶지 :

parameter [8][5]test [5] = { 
{ 
{0, 1, 2, 3, 4}, 
{5, 6, 7, 8, 9}, 
{10, 11, 12, 13, 14}, 
{15, 16, 17, 18, 19}, 
{20, 21, 22, 23, 24} 
},{ 
{4, 3, 2, 1, 0}, 
{9, 8, 7, 6, 5}, 
{14, 13, 12, 11, 10}, 
{19, 18, 17, 16, 15}, 
{24, 23, 22, 21, 20} 
}... 
} 

답변

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의 Verilog는 매개 변수 배열을 허용하지 않습니다, 그래서 당신은 운입니다. SystemVerilog는 그렇습니다.