Verilog Force - Release

Question

Verilog에서 신호를 방출하기 전에 신호를 두 번 강제 실행해도 괜찮습니까? 아래에있는 것,

initial begin 
    force top.dut.xyz.abc.dout = 1; 
    #5ns; 
    force top.dut.xyz.abc.dout = 0; 
    #5ns; 
    release top.dut.xyz.abc.dout = 0; 
end 

우리가 결국 해제 할 때 어떤 힘이 풀리나요?

감사합니다, 바드

Answer 1

한 번에 신호 효과에 하나의 힘이있다. 귀하의 경우에는 두 번째 힘이 replace이고 첫 번째 것은 '5ns'입니다. release은 신호를 완전히 해제합니다.

Answer 2

마지막으로 유효한 힘이 해제 명령에서 해제됩니다.