테스트 벤치에서 Verilog RTL을 생성하는 방법

Question

특정 테스트 벤치를 통과하는 Verilog RTL 코드를 생성하는 도구가 있습니까? 즉 테스트 벤치에서 RTL로 이동하십시오

어떤 방법이 있습니까?

Answer 1

아니, 난 그 존재도 아니다 이름으로 다음과 같은 이유로 내 의견으로는 좋은 아이디어라고 생각하지 않습니다 몇 :

의 Verilog는 여러 가지 방법으로 쓸 수

1. 타이밍 문제가 없습니다
2. 알고리즘
를 사용하여 적절하게 해결 될 때때로 테스트 벤치는 할 수없는, 또는 아마 더 많은 거기

총망라하는 것이 불가능하다.

그러나 내가 생각하는 것 (좀 더 일반적인 의미에서)은 converts truth tables into boolean expressions이며, 거기에서 당신이 원하는 경우 Verilog를 쓸 수 있습니다.

하지만

당신이 Megafunctions 같은 것들을 사용하지 않는 경우 자동으로 코드를 생성하지 않으려위한 것입니다 무엇 테스트 벤치이되지 않습니다 으로든 VERILOG를 작성하지 마십시오.