Verilog의 배열 오류 초기화

Question

배열 sbox을 초기화 할 때 구문 오류가 발생합니다. 제발 도와주세요.

reg [7:0] sbox[15:0]; 
sbox = '{ 
8'h63, 8'h7c, 8'h77, 8'h7b, 
8'hf2, 8'h6b, 8'h6f, 8'hc5, 
8'h30, 8'h01, 8'h67, 8'h2b, 
8'hfe, 8'hd7, 8'hab, 8'h76 
}; 

이것은 실제로 sbox입니다. 이 보여주는 된 오류 :

near "=": syntax error, unexpected '=', expecting IDENTIFIER or TYPE_IDENTIFIER

내가 ModelSim을 시뮬레이터를 사용하고 있었다

Answer 1

당신이 배열의 할당에 사용하는 구문은 아니라 SystemVerilog에 유효하고 Verilog이 아닙니다.

그래서 컴파일러가이를 지원해야하며 파일이 SystemVerilog임을 컴파일러에 알려줘야합니다. 대부분의 컴파일러 (modelsim 포함)는 확장명을 기반으로 파일 유형을 가정합니다. .v == Verilog 및 .sv == SystemVerilog 인 반면 다른 스위치는 필요합니다. toolic에서이 질문에 대해 지적

는 또한, 당신은 initial 블록에 할당을 배치해야하거나 다음과 같이 할당으로 선언을 결합 할 수 있습니다 :

reg [7:0] sbox[15:0] = '{ 
     8'h63, 8'h7c, 8'h77, 8'h7b, 
     8'hf2, 8'h6b, 8'h6f, 8'hc5, 
     8'h30, 8'h01, 8'h67, 8'h2b, 
     8'hfe, 8'hd7, 8'hab, 8'h76 
}; 

Answer 2

할당은 initial 또는 always 블록 내부에 있어야한다 :

이

module tb; 

reg [7:0] sbox[15:0]; 

initial begin 
    sbox = '{ 
     8'h63, 8'h7c, 8'h77, 8'h7b, 
     8'hf2, 8'h6b, 8'h6f, 8'hc5, 
     8'h30, 8'h01, 8'h67, 8'h2b, 
     8'hfe, 8'hd7, 8'hab, 8'h76 
    }; 
end 

endmodule