는

Question

이 9 비트 패리티 생성을위한 코드 인 요구도 할 수 없지만의 Quartus에서 필요한 RTL보기를 제공되지

Library IEEE; 
use IEEE.std_logic_1164.all; 

entity PG is 
port (A,B,C,D,E,F,G,H,I : IN std_logic; 
     Even : OUT std_logic); 
end PG; 

Architecture arch of PG is 
    Signal J,K,L,M,N,O,P,Odd : std_logic ; 
BEGIN 
    J <= A xor B; 
    K <= C xor D; 
    L <= E xor F; 
    M <= G xor H; 
    N <= J xor K; 
    O <= L xor M; 
    P <= N xor O; 
    Odd <= P xor I; 
    Even <= not Odd; 
END arch; 

이 출력으로서 요구되는 필요한 이미지 :

이것은 내가 얻을 출력 RTL 이미지는 다음과 같습니다

Answer 1

정확한 RTL보기입니다. Quartus는 많은 2 입력 XOR 게이트 대신에 하나의 9 입력 XOR 게이트로 로직을 표시하도록 선택했다. 둘 다의 부울 동작은 동일합니다. ODD는 출력이 아니기 때문에 signal이므로 ODD 출력이 없습니다.