오류 : 시뮬레이터 : 702 - ISim에서 Post-Route를 시도 할 때 work.glbl ... 디자인 단위를 찾을 수 없습니다.

Question

게시 - 경로 시뮬레이션에서 프로젝트를 실행하려고합니다. 행동 시뮬레이션이 잘 작동하고 Spartan 3E Starter 보드에서 작동 시키길 원합니다. 또한 구현중인 프로그래밍 파일을 생성 할 수 있습니다. ISE 14.7

를 사용

내가 오류는 '?'는 "디자인 탭"이 같은 ClockDivider 및 DATAPATH_TEST을 보여줍니다에서

Process "Generate Post-Place & Route Simulation Model" completed successfully 

Started : "Simulate Post-Place & Route HDL Model". 

Determining files marked for global include in the design... 
Running fuse... 
Command Line: fuse -intstyle ise -incremental -lib simprims_ver -lib unisims_ver -lib unimacro_ver -lib xilinxcorelib_ver -o /home/alex/projects/ece369/datapath/PostRoute_tb_isim_par.exe -prj /home/alex/projects/ece369/datapath/PostRoute_tb_par.prj work.PostRoute_tb work.glbl {} 
Running: /opt/Xilinx/14.7/ISE_DS/ISE/bin/lin64/unwrapped/fuse -intstyle ise -incremental -lib simprims_ver -lib unisims_ver -lib unimacro_ver -lib xilinxcorelib_ver -o /home/alex/projects/ece369/datapath/PostRoute_tb_isim_par.exe -prj /home/alex/projects/ece369/datapath/PostRoute_tb_par.prj work.PostRoute_tb work.glbl 
ISim P.20131013 (signature 0xfbc00daa) 
Number of CPUs detected in this system: 4 
Turning on mult-threading, number of parallel sub-compilation jobs: 8 
Determining compilation order of HDL files 
Analyzing Verilog file "/home/alex/projects/ece369/datapath/src/PostRoute_tb.v" into library work 
ERROR:Simulator:702 - Can not find design unit work.glbl in library work located at isim/work 

. '모두'에서 '시뮬레이션'으로 연결을 설정할 때 파일이 표시되지만 '최상위 모듈이 지정되지 않았습니다'라는 오류가 발생합니다.

Google 검색에서 프로젝트 파일을 정리하고 프로젝트를 다시 만들려고했습니다. 나는 또한 /opt/Xilinx/14.7/ISE_DS/ISE/verilog/src/에서 glbl.v를 얻으려고 시도했다. 그리고 나는 그걸 넣었지만, 어떻게해야할지 모르겠다.

내 테스트 벤치 :

`timescale 1ns/1ps 

module PostRoute_tb(); 
    reg    Clk, Rst, Rst_t; 
    wire    Clk_slow; 
    wire [31:0] out_0, out_1; 
    reg  [31:0] ii; 

    TopClkDiv #(25) ClockDivider(
     .Clk(Clk), 
     .Rst(Rst_t), 
     .ClkOut(Clk_slow)  
    ); 

    Datapath DATAPATH_TEST(
     .Clk(Clk_slow), 
     .Rst(Rst), 
     .Rst_t(Rst_t), 
     .out_0(out_0), 
     .out_1(out_1) 
    ); 

    always begin 
     Clk <= 0; 
     #250; 
     Clk <= 1; 
     #250; 
    end 
    initial begin 
     Rst <= 1; 
     Rst_t <= 1; 
     ii <= 0; 
     #222; 
     Rst <= 0; 
     Rst_t <= 0; 

     while (ii < 50000) begin 
      @(posedge Clk_slow) 
      ii = ii + 1; 
     end 
    end 

endmodule 

Answer 1

은 내가 플랜 어 헤드 14.7에 오래된 ISE 14.1 프로젝트를 이동 내 경우 같은 오류를

"ERROR:Simulator:702 - Can not find design unit work.glbl ...".

했다. 내 문제와 해결책은 프로젝트 설정 -> 시뮬레이션 -> "Verilog 옵션 :"에서 verilog_define={GLBL}을 제거하는 것이 었습니다. "Glbl로드"체크 박스가 선택됩니다. 이유는 일부 시뮬레이션 Verilog 코드는 "ifndef GLBL"에 캡슐화되어 있기 때문입니다. PlanAhead 설치 디렉토리에 "find . -type f -name "*.v" | xargs grep 'def GLBL' -sl"을 실행하여 찾을 수 있습니다.