의 Verilog는 : 등록은

Question

이 여기에 등록 할당

reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter 

의 선언하지만 모듈의 마지막 줄에 내가 그것을 동일한 등록 번호 할당에 지적이 오류가 선언되지 않았습니다.

는

ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared. 

사람이 나를 도와 드릴 것은, 단지 책 :(

를 Verilog에서

Answer 1

, 당신은 always 또는 initial 블록에 reg에 값을 할당 할 수는 Verilog에 내 전체 경험을 발생합니다. 당신에게 ' 또한 버스 이름의 잘못에 당신에서 RGB 버스를 비트를 제거하기위한 비트 범위를 가지고했습니다.를 Verilog에서, 매개 변수 이름은 코드에서 bi7로, 보통 것을

reg [5:0] r; 
always @(RGB) begin 
    r = {bi7, RGB[15:11]}; 
end 

주 쉽게 고를 수 있도록 대문자로 작성 및 작성되었습니다.