루프 및 vhdl에 롬

Question

나는 VHDL과 함께 뮤직 박스를하고있다. 나는 처음으로 A4를 연주했고 나는 성공적이었다.

library IEEE; 

use IEEE.STD_LOGIC_1164.ALL; 

use IEEE.NUMERIC_STD.ALL; 


library UNISIM; 

use UNISIM.VComponents.all; 


entity Basic is 

    Port( clk : in STD_LOGIC; 
     note : out STD_LOGIC; 
     ); 
end Basic; 

architecture Behavioral of Basic is 

    signal count : unsigned (15 downto 0) := (others => '0'); 
begin 

    note <= std_logic(count(15)); 
    process (clk) 
    begin 
     if rising_edge(clk) then 
      if (count=56817) then 
       count <= "0000000000000000"; 
      else 
       count <= count + 1; 
      end if; 
      end if; 
    end process; 
end Behavioral; 

내 미완성 코드는 롬 값을 변경하려는이

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.NUMERIC_STD.ALL; 

library UNISIM; 
use UNISIM.VComponents.all; 

entity Basic is 

    Port( clk : in STD_LOGIC; 
      note : out STD_LOGIC; 
      address: in integer range 0 to 31 
     ); 
end Basic; 

architecture Behavioral of Basic is 

    signal count : unsigned (15 downto 0) := (others => '0'); 
    signal reg_address : integer range 0 to 31 ; 
    type rom_array is array (0 to 31) of integer (4 downto 0); 
    constant rom: rom_array := ( "11011", "11011", 
        "11011", "11011","11011", "11011", 
        "11011", "11011", "11011", "11011", 
        "11011", "11011","11011", "11011", 
        "11011", "11011","11011", "11011", 
        "11011", "11011","11011", "11011", 
        "11011", "11011","11011", "11011", 
        "11011", "11011","11011", "11011", 
        "11011", "11011"); 
begin 

    note <= std_logic(count(15)); 
    process (clk) 
    begin 
      if rising_edge(clk) then 
       reg_address <= address; 
       if (reg_address < 32) then 
        if (count = rom(reg_address)) then 
         count <= "0000000000000000"; 
        else 
         count <= count + 1; 
        end if; 
       else 
        reg_address <= "00000"; 
       end if; 
      end if; 
      reg_address <= reg_address + 1; 
    end process; 
end Behavioral; 

같다. 시계를 나누어 소리를 생성하려고합니다. 25mhz/56818 = 440과 비슷합니다. 노래를 재생하려면 시계를 나누는 데 필요한 숫자로 채워진 ROM을 만든 다음 for 루프를 실행하고 노래를 재생하는 방법을 생각했습니다. 하지만 for 루프가 java/C와 유사하지 않기 때문에 나는 이것을 무시할 수 없다고 생각한다.

내 오류는 다음과 같습니다 당신이 유형 엄격해야하므로

ERROR:HDLParsers:526 - "C:/Users/user/DigitalProje/Basic.vhd" Line 18. Non array type integer can not have a index constraint.

ERROR:HDLParsers:3312 - "C:/Users/user/DigitalProje/Basic.vhd" Line 19. Undefined symbol 'rom_array'.

ERROR:HDLParsers:1209 - "C:/Users/user/DigitalProje/Basic.vhd" Line 19. rom_array: Undefined symbol (last report in this block)

ERROR:HDLParsers:3285 - "C:/Users/user/DigitalProje/Basic.vhd" Line 19. No array or record type can be found that has elements of types matching the aggregate.

ERROR:HDLParsers:532 - "C:/Users/user/DigitalProje/Basic.vhd" Line 19. Deferred constant are allowed only in packages.

ERROR:HDLParsers:808 - "C:/Users/user/DigitalProje/Basic.vhd" Line 35. = can not have such operands in this context.

ERROR:HDLParsers:800 - "C:/Users/user/DigitalProje/Basic.vhd" Line 41. Type of reg_address is incompatible with type of 00000.

Answer 1

VHDL은 강력한 형식의 언어입니다.

두 가지 문제는 rom_array는 integer 유형의 요소로 만든하지만 보이는 의도가 rom에 일정한 할당을 기반으로 서명 (또는 다른 벡터 형식)를 사용되었을 수도 같은; 따라서이 reg_address <= "00000";처럼 문자열로 할당 할 수 없습니다,

type rom_array is array (0 to 31) of unsigned (4 downto 0); 

reg_address 정수, 그래서이 변경을 고려 : 그래서 아마 할 각 불구하고 반복하면 마음에

reg_address <= 0;