나는 누군가가 실제로 무슨 일이 일어나고있는 나를 설명 할 수 누군가 포크와 루프를 시스템의 Verilog에서 설명 할 수 있습니까?
for(int j=1; j <=3; ++j)
fork
automatic int k = j;
begin
.... # use k here
end
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참조
은 아래의 예제를 붙여 넣기하고, SV LRM section 9.3.2를 거치지이 의심했습니다?automatic
변수를 포크 외부로 이동하면 어떻게됩니까?for(int j=1; j <=3; ++j) begin automatic int k = j; fork begin .... # use k here end join_none end
루프를 포크 내부로 이동하면 어떻게됩니까? 사전에
fork for(int j=1; j <=3; ++j) begin automatic int k = j; begin .... # use k here end end join_none
감사합니다.
, 무슨 일이 벌어지고있는 아이디어를 얻을 LRM의 예제를 수정하고 시뮬레이션을 실행하려면 :'#k에의 $ 쓰기 ("% 0D", k)를 #'에'(4-K) $ display ("k : % 0d j : % 0d", k, j);'. 'k'의 순서가 LRM의 예에서 존경 받고'j'는 각 인스턴스에서 동일하다는 것을 알 수 있습니다. 'j'에 대한 정확한 값은 LRM에 따라 결정되지 않으므로 다른 시뮬레이터는 다른 값을 표시 할 수 있습니다. – Greg