Verilog에서 카운터 변수 증가 : 조합 또는 순차

Question

데이터 경로 회로 용 FSM 컨트롤러를 구현 중입니다. 컨트롤러는 내부적으로 카운터를 증가시킵니다. 아래 프로그램을 시뮬레이션 할 때 카운터는 업데이트되지 않았습니다.

reg[3:0] counter; 

//incrementing counter in combinational block 
counter = counter + 4'b1; 

는하지만, Verilog Best Practice - Incrementing a variable에 기재된 바와 같이, counter_next를 추가 변수를 생성하고 만 순차 블록 카운터 증가에, 카운터가 증가 얻는다.

reg[3:0] counter, counter_next; 

//sequential block 
always @(posedge clk) 
    counter <= counter_next; 

//combinational block 
counter_next = counter + 4'b1; 

이전의 경우 카운터가 증가하지 않는 이유는 무엇입니까? 내가 놓친 게있어?

Answer 1

확인. 나는 컴파일하지 않아야하므로 첫 번째 예제에서 일부 코드를 남겨 두었다고 가정합니다. 그러나 나는 당신을 위해 그 문제를 어떻게 든 설명 할 수 있다고 생각합니다. 다음과 같습니다 블록에서

:이 문제가

always @(*) begin // or always @(counter) 
    counter = counter + 4'b1; 
end 

.

1) 카운터가 초기화되지 않습니다. 모든 'reg'유형 변수는 시뮬레이션 시간 시작시 X이므로 X에 1을 더하면 X가됩니다.

2) 이것은 조합 루프로 간주됩니다. 블록은 '카운터'의 변화에 ​​민감합니다. 따라서 '카운터'가 0으로 초기화되었다고 가정해도 시뮬레이터는 '카운터'를 업데이트하고 시뮬레이션 시간은 결코 앞당길 수 없습니다. 즉

always block executes -> counter = 1 
counter has changed 
always block executes -> counter = 2 
counter has changed 
and so on... 

$ display 문을 넣으면이 루프가 발생할 수 있습니다. 그렇지 않으면 시뮬레이터가 멈춰서 파도가 기록되지 않습니다.

두 번째 예제가 작동하는 이유는 조합 루프를 위반하는 플립 플롭을 가지고 있기 때문입니다. 각 클럭 에지에서 'counter'는 'counter_next'의 현재 값으로 업데이트됩니다. 그런 다음 조합 블록은 'counter_next'의 새 버전을 계산하기 위해 한 번만 (한 번만) 실행됩니다.

완전성을 위해 재설정 절이나 초기 명령문을 통해 '카운터'초기화가 아직 부족합니다.

reg [3:0] counter; 
reg [3:0] counter_next; 

always @(*) begin 
    counter_next = counter + 1; 
end 

always @(posedge clk or negedge rst_l) begin 
    if (!rst_l) 
     counter <= 4'b0; 
    else 
     counter <= counter_next; 
end