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저는 moduleware 및 VHDL로 RTL 디자인을하고있는 Mentor FPGA와 협력하고 있습니다. 지금은 멘토 그래픽스 Precision RTL 합성 GUI를보고 있습니다. 누구든지이 도구를 사용하여 중요한 경로를 얻을 수있는 방법을 알고 있습니까?멘토의 FPGA에서 중요한 경로
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답변
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합성은 디자인의 가능한 실제 레이아웃을 모호하게 인식합니다. 물리적으로 불가능한 것이 무엇인지, 타겟 아키텍처 및 프리미티브의 성능 경계는 알 수 있지만 전체적으로는 그렇지 않습니다. 장소 및 경로를 통해 디자인을 실행하고 도구의 타이밍 분석을 실행 한 후에 만 의미있는 중요한 경로를 얻을 수 있습니다.
멘토 지원은 매우 훌륭합니다. 그들에게 묻다. –