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가 나는CPU의 데이터 버스가 ROM의 데이터 입력과 일치해야합니까?
- 16 비트 폭 ADRESS 버스와 CPU와 8 비트 와이드 데이터 버스를 갖는 시스템을 설계하기로하고 있습니다. 4 비트의 데이터 폭, 12 비트의 ADRESS 폭
- RAM : 내 처리 A를 가지고이 시스템에서
.
및 8 비트의 데이터 폭, 및 14 비트 폭 ADRESS
- ROM.
시스템을 구성 할 때 데이터 버스의 크기가 다른 것은 아닙니까? 제 말은, 주소 버스를 사용할 때 버스의 어느 라인을 선택할 것인지 선택할 수 있기 때문에 특정 메모리 공간을 타겟팅 할 수 있습니다. 그러나 데이터 버스를 사용할 때는 실제로 같은 생각입니까? 메모리 공간을 계속 매핑하면이 시스템에서 실행되는 프로그램은 8 비트 데이터의 4 비트 만 읽으므로이 방식으로 데이터가 느슨합니까? 이것은 정말로 내 머리를 돌리고 있습니다.
램은 버스 클럭 사이클 당 4 비트 만 전송할 수 있으며 rom은 8을 전송할 수 있음을 의미하므로 제어 로직을 설계 할 때이를 고려해야합니다 ...? 나는 더 깊은 질문을 놓치고 있습니까? 또는 데이터 워드가 하나의 버스 사이클에서 전송된다고 가정하면 RAM 데이터 워드가 반드시 롬 데이터 워드의 크기의 절반 인 것을 볼 수 있습니다. 문제가 발생할 수 있습니다 ... – bdares
'homework' 태그로, [그것은 권장되지 않습니다] (http://meta.stackexchange.com/questions/147100/the-homework-tag-is-now-officially-deprecated?cb=1) –
그런 종류의 설명, 그러나 더 깊은 질문은 다음과 같습니다. 즉, 레지스터에 전체 단어를 넣으려면 (워드 크기가 1 바이트 인 경우) 숫양에 대해 두 클럭 사이클이 소요되고 rom에 대해 한 클럭 사이클에서 수행 될 수 있다는 의미입니까? 그렇다면 내가 생각했던 것보다 더 간단 할 것이다. 그러나 어떻게 처리 할 수있는 제어 로직을 설계하고 두 가지를 구별 할 수 있을까? – patriques