내가는 Quartus에서 Verilog에 뭔가를 쓰고, 나에게 뭔가 이상한 등장하지만 아주 간단하고 실제로알테라의 Quartus와 ModelSim을
이 코드는 주소 변경 제대로
module counter(
input wire clock,
input wire reset,
output reg [4:0]address
);
initial
begin
address = 5'b0
end
[email protected](posedge clock)
begin
if(reset)
begin
address <= 5'b0;
end
else
begin
address <= address + 5'b00001;
end
end
endmodule
이, 비트를 증가 0이 아닌 다른 것으로 출력을 시작할 때 발생합니다.
module counter(
input wire clock,
input wire reset,
output reg [4:0]address
);
initial
begin
address = 5'b11101;
end
[email protected](posedge clock)
begin
if(reset)
begin
address <= 5'b0;
end
else
begin
address <= address + 5'b00001;
end
end
endmodule
누구든지이 문제를 해결할 방법을 알고 있습니까?
"비트를 그 변화가 중요하지 않다 "이것이 무엇을 의미하는지 확신 할 수 없습니까? 이것과 "이상한 것"이외에는 문제에 언급 된 문제가 없습니다. – Morgan