Quartus에서 여러 Verilog 파일을 사용하는 방법

Question

저는 Altera (현재는 Intel) Quartus Prime 개발 및 DE0_Nano Cyclone IV 개발 보드를 사용하여 Verilog를 배우고 있습니다. Verilog 모듈 수준에서 매우 잘 보이는 Charles Roth 외 도서 "Verilog를 사용한 디지털 시스템 디자인"을 가지고 있습니다. 나는 또한 온라인 자습서의 숫자를 통해 봤고, 프로젝트가 하나의 Verilog 파일을 사용하여 작업하고있다.

내가 누락되었거나 지침을 찾을 수없는 것은 프로젝트를 여러 계층 형 Verilog 소스 파일로 분할하는 방법입니다. Quartus 프로젝트의 .bdf 파일 (회로처럼 그려지는 프로젝트의 최상위 레벨)에서 인스턴스화 된 최상위 레벨 모듈이있는 계층 구조의 최상위 레벨 파일 만 원합니다.

누구든지 아이디어를 어떻게? 나는 단순히 을 포함하여 최상위 레벨 Verilog 파일의 하위 디렉토리에있는 파일 (include 지시어를 통해)이 최선의 방법은 아니라고 생각합니다. 존,

도움말 평가 (의심 할 수 있지만 그것이 작동 것)

Answer 1

첫째, (HDL이나 BDF/회로도 파일로 중 하나) 귀하의 보조 회로를 만들 수 있습니다. 완료되면 보조 회로 파일을 열고 File->Create/Update->Create Symbol Files for Current File을 선택하십시오.

그런 다음 최상위 도식으로 이동하고 심볼 도구를 클릭하십시오. 표준 프리미티브 목록 외에도 "프로젝트"기호 그룹이 있어야합니다. 거기에서 최상위 모듈에 포함 할 하위 회로 블록을 찾아야합니다.

Answer 2

Verilog 파일을 프로젝트에 추가하기 만하면됩니다. 프로젝트 -> 프로젝트의 파일 추가/제거 ... 필요에 따라 컴파일되고 인스턴스화됩니다.