SVA : 암시 적 (| =>) 대 시퀀스의 사용?

의 SystemVerilog 어설 속성을 의미 사업자 |=>로 구축하고 시퀀스 할 수 ##1 예를 들어SVA : 암시 적 (| =>) 대 시퀀스의 사용?

property P1; 
    @(posedge clk) 
    A ##1 B |=> C##1 D; 
endproperty

우리는 가능 순서 (선행)으로 A ##1 B 사용한 위와 성취 순서로 C##1 D (그에) .

property P2; 
    @(posedge clk) 
    A ##1 B ##1 C##1 D; 
endproperty

왜 당신이 선택하는 것이 의미 시퀀스 ##1 이상 |=> : 그것은 같이 다시 작성할 수없는 이유를

나는 표시되지 않는 이유는 무엇입니까?

2013-05-20 Morgan

이것은 Verilog가 아닙니다. 질문 태그를 변경하기 위해 여기 주위에있는 예의는 무엇입니까? – EML

나는 대부분의 사람들이 질문을 편집하고 명확한 '편집 요약'을 남길 것이라고 생각합니다. 또한 LRM이 하나로 통합 된 이후 Verilog와 SystemVerilog를 구분하는 방법에 대해 확신 할 수 없습니다. – Morgan

위의 속성은 시퀀스 전달과 동일하지만 실패 조건이 일치하지 않습니다.

모두 1 일 경우 A ##1 B ##1 C##1 D; 및 A ##1 B |=> C##1 D;이 참입니다.

우리는이 있으면 1로 다음 나머지 0의 :

A ##1 B ##1 C##1 D;이 실패하고 A ##1 B |=> C##1 D; 통과 것이다.

활성화 시퀀스의 조건이 충족되지 않아 후자는 실패로 간주되지 않습니다.

2013-05-20 15:08:01 Morgan

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