Verilog 또는 SystemVerilog 용 TAP (Test Anything Protocol) 모듈

Verilog 용 TAP (Test Anything Protocol) 구현이 있습니까? 그것은 내 결과를 자동으로 확인하기 위해 사용할 수 있기 때문에 좋을 것입니다.Verilog 또는 SystemVerilog 용 TAP (Test Anything Protocol) 모듈

업데이트 : 10/9/09 : 왜 어설 션을 사용하지 않는지 묻습니다. 부분적으로 TAP은 파일 수 및 테스트 수와 같은 좋은보고를 제공합니다. 또한 시간 경과에 따른 진행 상황을보고하기 위해 더운 날씨에도 사용할 수 있습니다.

10/12/09 : 처음부터 끝까지 테스트의 수와 ok, diag 및 fail 기능을 최소한으로 고려했습니다. is()는 정말 멋지지만 필수는 아닙니다.

왜 systemverilog 어설 션을 사용하지 않습니까? – Marty

저는 Verilog를위한 네이티브 TAP 구현이 없다고 생각합니다. 나는 TAP을 사용하는 것이 TAp 생성기를 추가하는 것이 상대적으로 간단하다는 점을 말할 수 있습니다. Verilog에서 많은 작업을 수행하려는 경우, 직접 작성하고 싶을 수 있습니다.

즉, veripool을 보았습니까? Verilog :: Parser를 사용하여 사용할 수있는 TAP 출력을 생성 할 수 있습니다. TAP::Parser & Test::Harness

2009-10-14 04:17:43 DaveParillo

Verilog를 구문 분석 할 필요가 없습니다. 여러 가지 모듈을 생성/실패 보고서, 일부 서식 및 개수 처리 할 수있는 무언가를 생각하고 있어요. 그런 다음 요약을 인쇄하기 위해 마지막에 전화하십시오. –

그래서 Verilog로 작성된 TAP 소비자를 찾고 있습니까? – DaveParillo

TAP 생성기. –

답변