신호가 디자인되지 않은 경우 Synthesis 제약 조건을 무시하는 방법?

Question

정상적인 작동 상태에서 일부 로직을 구동하는 시계가 있습니다. 그러나 가끔은 VHDL 일반을 사용하지 않도록 설정하여이 논리 블록을 비활성화하려고합니다. 내가 효과적으로을 무시하는 도구를 어떻게 알 수

Processing TIMESPEC TS_TEST_CLK: No TNM or User group name TEST_CLK is defined. 

: 나는 다음과 같은 오류가 합성을 실행하려고하면

NET "TEST_CLK" TNM_NET = "TEST_CLK"; 
TIMESPEC TS_TEST_CLK = PERIOD "TEST_CLK" 20.000 ns HIGH 50 %; 

:하지만 난 여전히 내 .xcf 파일의 예에서 클럭 제약 조건이 시계가 (정확하게) 디자인에서 최적화되었을 때의 제약? 이것은 가능한가?

Answer 1

Vivado는 설계와 일치하지 않는 제약 조건에 대해 위험 경고를 발행하지만 빌드를 계속하고 어쨌든 .bit 파일을 생성합니다. 나는 이것이 좋은 절충안이라고 생각하지만, 당신은 치명적인 경고를 기억해야합니다.

Morten Zilmer가 언급했듯이 Vivado는 제약 조건에 대해 TCL 파일을 사용하므로 제약 조건을 조건부로 만들거나 실제 디자인을 기반으로 생성 할 수 있습니다.

Answer 2

ISE 도구를 사용할 때 ngdbuild (번역)에는 "일치하지 않는 타이밍 그룹 허용"옵션 (명령 줄에서 --aut)이 있습니다. 이것은 불완전한 디자인이있을 때 사용하기로되어 있습니다. gui의 속성을 번역 할 때도 옵션이 있어야합니다. 합성시 제약 조건을 추가하는 경우 특별히이 작업을 수행 할 수있는 옵션이 있는지 확신하지 못합니다.