전체 가산기에 대한 테스트 벤치 코드를 만드는 방법은 무엇입니까?

Question

이 전체 가산 코드에 대해 어떻게 테스트 벤치를 만들 수 있습니까? 나는 초보자이며 어떤 도움을 주셔서 감사합니다.

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity Full_Adder is 

PORT(a , b , C_In : IN STD_LOGIC; S,C_Out : OUT STD_LOGIC); 

end Full_Adder; 

architecture Behavioral of Full_Adder is 
begin 

S <= a XOR b XOR C_In; 
C_Out <= (a AND b) OR (a AND C_In) OR (b AND C_In); 

end Behavioral; 

Answer 1

는 여기가 테스트 벤치를 작성하는 방법을 봤 때 와서 그 처음의 좋은 reference, 하나입니다.
먼저 Google을 시도하고 정직하게 촬영 한 다음 더 구체적인 질문으로 여기로 돌아와야합니다.

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity Full_Adder_tb is  
end Full_Adder_tb; 

architecture Behavioral of Full_Adder_tb is 

    component Full_Adder is -- component declaration 
    port(
     a : in std_logic; 
     b : in std_logic; 
     C_in : in std_logic; 
     S : out std_logic; 
     C_out : out std_logic 
    ); 
    end component; 

    signal a: std_logic := '0'; -- signal declarations 
    signal b: std_logic := '0'; 
    signal C_in: std_logic := '0'; 
    signal S: std_logic; 
    signal C_out : std_logic; 

begin 

    uut : Full_Adder -- component instantiation 
    port map(
     a => a, -- signal mappings 
     b => b, 
     C_in => C_in, 
     S => S, 
     C_out => C_out); 

process 
begin 
    wait 10 ns; -- wait time 
    a <= '0'; b <= '0'; C_in <= '1'; -- example test vector 
    wait 10 ns; 

    -- Other test vectors and waits here 

end process; 


end Behavioral;