bus

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    C 초기화 버스 오류

    C를 배우기 위해 이진 트리를 작은 프로젝트로 생성합니다. 여기에 필요한 모든 코드가 있습니다. typedef struct { int value; struct Node *leftchild; struct Node *rightchild; struct Node *parent; } Node; typedef struct {
    c bus 2014-01-27

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    여러 드라이버가있는 Verilog에서 BUS를 처리하는 방법

    크기 16 비트의 공통 "BUS"를 공유하는 여러 모듈을 Verilog에 연결하려고합니다. 여러 입력 (드라이버)을 버스에 연결하는 데 문제가 있습니다. 하나 이상의 드라이버를 연결하면 Xilinx에서 오류가 발생합니다. 단위 신호 BUS {Top_Module_Name}은 다음 여러 드라이버에 접속된다 I는이 코드 모듈은 상부 모듈 input en;
    verilog processor xilinx bus 2013-12-15

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    MESI 프로토콜 - INVALID를 처리하는 방법은 무엇입니까?

    두 가지 수준의 캐시 (쓰기)가있는 샘플 MESI 캐시 시뮬레이터를 구현하려고합니다. 캐시의 두 레벨에 MESI 상태 비트를 추가했습니다. 후기 입 캐시이므로 캐시 라인은 플러시 될 때만 L2로 업데이트됩니다. 내 의심은 입니다. INVALID 상태의 캐시 라인이 L1 캐시에서 플러시 될 때의 동작은 무엇이되어야합니다. 거래를 그냥 무시합니까? 그것은 유일
    java multithreading caching processor bus 2013-12-17

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    C에서 버스 오류 struct

    이것은 구조체를 복사하기 위해 테스트하는 코드입니다. 10 : 나는 의 strcpy (새 문자열) 라인 (40)에에 노력 1 #include <stdio.h> 2 #include <string.h> 3 4 typedef struct emp_struct { 5 char *name; 6 int employee_no; 7 float salary,
    c++ c struct bus 2013-12-18

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    신뢰할 수있는 네트워크 all-to-all 통신 : 메시지 버스 또는 게시/구독 또는 멀티 캐스트/PGM?

    입자 시뮬레이션 프로그램을 가지고 있으며 LAN의 여러 컴퓨터로 분할하려고합니다. 각 서버 노드는 입자의 위치 수를 계산하고 업데이트 된 위치 (즉, 동일한 데이터)를 다른 모든 서버 노드로 보내야합니다. 따라서 각 서버 노드는 다른 모든 노드에 연결되어야합니다. 이 안정적인 all-to-all 통신은 중앙 서버/메시지 브로커없이 작동해야하며 지연 시간이
    c zeromq publish-subscribe multicast bus 2014-03-29

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    "org.apache.cxf.jaxrs.bus.providers"가 작동하지 않습니다.

    2 개의 REST 컨테이너를 사용하여 만듭니다. JSON 공급자, 유효성 검사 요격기, cxf 버스를 사용한 예외 처리와 같은 일반적인 것들을 유지하고 싶습니다. 아래는 내 응용 프로그램 컨텍스트입니다. <cxf:bus> <cxf:properties> <entry key="org.apache.cxf.jaxrs.provider" key-r
    cxf jax-rs bus 2013-12-20

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    32 비트 및 64 비트 아키텍처 버스의 넓이는 어느 정도입니까?

    필자는 Systems Programming book을 읽었으며 Systems의 Hardware organization에 대한 장을 읽었습니다. 이것은 처음으로 시스템의 하드웨어 구성에 대해 읽었을 때 나는 정말로 관심이 있었고 최대한 많은 것을 이해하려고 노력했습니다. 이것은 32 비트와 64 비트 아키텍처의 차이점을 처음으로 이해 한 것입니다. 하지만 여
    hardware bus 2014-03-29

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    Matlab 임베디드 기능이 내장 된 MATLAB/SIMULINK 동적 버스 변환

    자동화 된 모델 구축을 위해 노력하고 있습니다. 어떤 경우에는 버스를 다른 버스로 변환합니다 (구조는 동일하지만 이름에 변형이있을 수 있음). 이것은 입력 및 출력의 데이터 유형을 변경할 수있는 정적 모델에서 작동하지만 명령 행에서 또는 임베디드 MATLAB 함수에서 직접 수행 할 방법을 찾지 못했습니다. 아무도이 작업을 수행하는 방법을 알고 있습니까?
    matlab dynamic simulink bus 2014-05-20

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    두 개의 버스 와이어를 입력으로 사용하고 다른 두 개를 verilog의 출력으로 사용하는 중 오류가 발생했습니다.

    두 개가 입력으로 사용되고 두 개가 출력으로 사용되는 4 개의 와이어로 구성된 JD 및 JC 어레이를 정의하려고합니다. 그러나 코드에 표시된 것처럼 선언이 불법이라는 오류가 나타납니다. 오류는 말한다 : ERROR:HDLCompilers:27 - "top.v" line 38 Illegal redeclaration of 'JC' ERROR:HDLCompile
    input io output verilog bus 2014-04-06

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    Anybus Compactcom을 사용하여 CANopen을 통한 PDO 매핑 및 사이 클릭 데이터 전송

    최근에 Anybus Compactcom을 제거하고 약간의 펌웨어 업데이트를 실시하여 장치를 ModbusRTU에서 CANopen으로 전환했습니다. 이 디바이스는 이제 CANopen 노드로서 정상적으로 작동하는 것으로 보이지만, 주기적 데이터 전송을 위해 PDO를 매핑하는 데 문제가 있습니다. 호스트 응용 프로그램은 117 개의 Anybus ADI로 구성되며
    network-protocols bus can canopen 2014-04-17
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