flip-flop

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    플립 플롭에서 세트 사용

    1) 리셋은 ASIC에서 알려진 상태에서 시작하는 데 사용된다는 것을 알고 있습니다. always @ (posedge clk or negedge reset) begin if (reset) //Initialize the signals else //do something end 좋아하지만 이것은 우리가 set 신호를 사용하고 다른 상태에서 시작하
    verilog flip-flop 2013-04-14

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    S-R 플립 플롭 (잠금 해제)

    S-R 래치 작동으로 인해 혼란 스럽습니다. I 말할 수있는, 출력, Q 및 Q '가 결정된다 Q = R NOR Q'에서 Q '=에서 S NOR Q S와 R은 두 개의 입력 비트가 : 설정 및 재설정. 두 출력이 다른 측면에서 어떻게 정의되는지는 잘 모르겠습니다. 각 산출물이 다른 산출물의 가치를 결정할 필요가 있다면 어떻게 수행 할 것인가?
    logic flip-flop 2014-04-07

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    논리 게이트 다루기, k- 맵 방정식에서 회로를 만드는 방법은 무엇입니까?

    내 파트너가 시트를 가지고 나와 테이블을 제공 할 수 없지만 6 개의 가정 방정식이 있습니다. JK 플립 플롭으로 3 비트 카운터를 구축해야합니다. 방정식은 다음과 같습니다. J(Q1) = ~Q1 * Q0 K(Q1) = Q1 * Q0 J(Q2) = Q2 * Q0 K(Q2) = Q1 * Q0 J(Q0) = ~Q0 K(Q0) = Q0 이 회로를 구
    circuit flip-flop 2014-04-16

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    Verilog 인스턴스화 오류

    JK 플립 플롭 모듈을 호출하는 데 문제가 있습니다. 우리 프로젝트는 상태 머신을 만드는 것입니다. 내 논리는 맞지만, 오류 메시지가 나타납니다. "VHDL 모듈 인스턴스화 오류 : 인스턴스 포트를 오류와 이름 둘 다로 연결할 수 없습니다" 오류입니다. JK_FF의 첫 번째 실체화 라인 (67)에 편집 : 나는 문제를 가정하고있어이 http://quartu
    vhdl instantiation verilog ports flip-flop 2013-05-21

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    readmemb과 같이 사용자 정의 모듈 (reg가 없음)에서 만든 메모리로 파일을 어떻게 공급합니까?

    예를 들어, reg [3:0] RAM [0:31];을 사용하는 대신 내장 된 FlipFlopMod를 사용하여 자체 모듈을 사용하려고했습니다. 이 내가 할 노력하고있어입니다 (하지만 당신은 분명히 작동하지 않습니다 볼 수 있습니다) : module mem_mod(addr, mem_out); input [4:0] addr; // 5-bit addr
    memory verilog system-verilog flip-flop 2013-05-26

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    Verilog : 여러 주파수에서 클럭 분배기를 사용하여 일련의 LED를 깜박이려고 시도합니다.

    두 개의 스위치를 사용하여 주파수를 선택하려고합니다. led가 깜박 거리고 싶습니다. 내 Verilog 코드는 다음과 같습니다 : `timescale 1ns/1ps module clk_divider( input clk, input rst, input [1:0] sw, output led ); reg n;
    verilog led flip-flop 2013-11-01

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    VHDL 정의되지 않은 경우 신호를 정의하십시오.

    그래서 VHDL 숙제를하고 있는데 테스트 벤치에 문제가 있습니다. 기본적으로 필자의 테스트 벤치는 여러 가지 플립 플롭을위한 다양한 가능성을 가지고있다. 그러나 나는 플립 플롭 중 하나의 결과로 'U'를 계속 가져오고 있으며, 나는 왜 그 이유를 정확히 알고 있지만 어떻게 수정해야할지 모른다. 기본적으로 일어나는 일은 내 T 플립 플롭의 경우 XOR 연산을
    vhdl flip-flop 2013-11-04

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    구조 Verilog) 4 D-FF로 mod-12 카운터 만들기 - 일부 FF에서 출력 없음

    4 D-FF를 사용하여 Verilog에서 mod-12 카운터를 만들려고합니다. 실제로 두 가지 구현을 생각해 냈습니다. 그 중 하나는 의도 한대로 작동하지만 (잘못된 IRL), 다른 하나는 의도 한대로 작동하지 않습니다. 다음은 "잘못된"구현에서 생성 된 이상적인 (올바른) 출력입니다. 그리고 다음 내가에 문제가있어 모듈에서 발생하는 무슨이다. 여기 는 최
    hardware verilog flip-flop 2013-11-05

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    일반 설정/대기 시간에서이 D-FF를 어떻게 수정할 수 있습니까?

    나는 다음과 같은 음의 가장자리가 아래 D-FF를 트리거 코딩 한 : (각각 말 8의 5 NS) 나는 일반적인 설정을 포함하는이 코드를 수정하려면 ENTITY d_ff IS PORT (d, cl : IN BIT; q, qbar : INOUT BIT); END d_ff; ARCHITECTURE dataflow of d_ff IS BEGIN
    generics vhdl flip-flop 2014-04-07

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    구조용 Verilog를 사용하여 시프트 레지스터 디자인

    저는 계층 형 구조용 Verilog를 사용하여 시프트 레지스터를 설계하고 있습니다. 저는 D 플립 플롭과 3 개의 선택 입력을 사용하는 8 대 1 멀티플렉서를 설계했습니다. 이제 전체 시프트 레지스터를 가져 오기 위해 이들을 결합하려고 시도하지만 선택 출력에 관계없이 내 출력은 "XXXX"만을 제공합니다. 나는 내가하고있는 일에 대해 올바른 생각을 가지고
    verilog flip-flop mux 2014-03-04
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