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루프 불변과 (<a href="http://en.wikipedia.org/wiki/Predicate_transformer_semantics" rel="nofollow">http://en.wikipedia.org/wiki/Predicate_transformer_semantics</a>에서) 루프 의 약한 전제 조건을 생산하는 좋은 방법 불변 루프, 위키 백과의 목록을 감안할 때 약한 전제 조건

사이의 관계 란 : wp(while E inv I do S, R) = I \wedge \forall y. ((E \wedge I) \implies wp(S,I \wedge x < y))[x <- y] \wedge \forall y. ((\neg E \wedge I) \implies R)[x <- y] where y is a tu

formal-methods formal-verification loop-invariant formal-semantics hoare-logic 2014-10-11

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구체적인 테스트에서 "구체적인 실행"은 무엇을 의미합니까?

concolic testing의 개념을 밟았을 때 나는 "콘크리트 & 상징적 실행"이라는 용어를 발견했습니다. (이 기사가 언급 . "CUTE, • concolic 단위 테스트 엔진은 C에 대해", 그 추상적 인 부분에서 그 용어를 사용) 는 "사용 된 접근 방식은 상징적이고 구체적인 실행을 결합 이전 작업을 기반으로, 보다 구체적으로 모든 실행 가능한 실

testing execution formal-verification 2015-01-24

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lean이 암시 적 변수를 eq의 보조 정리에 추가하는 이유는 무엇입니까?

다음 코드는 내가 나에게 eq.symm의 유형을 표시 할 때 계정에 관련이없는 암시 적 변수 토토를하지 확인 기대 이상한 행동 variable (toto : Type) check eq.symm --output: eq.symm : ?a toto = ?b toto → ?b toto = ?a toto 있습니다. 정말 의도입니까?

formal-verification lean 2016-06-06

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이드리스 사례/유도 전술

그들은 Idris 0.9.14에서 구현되었으며 어떤 증명을 위해 induction을 성공적으로 사용했습니다. 그러나 일부 라이브러리 유형에서만 작동합니다. -Main.h2> induction ys1 INTERNAL ERROR: induction needs an eliminator for Data.Vect.Quantifiers.All This is prob

algebraic-data-types idris formal-verification 2014-12-11

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시스템 verilog 어설 션 - $ rose

나는 req가 다음에 수행 된 다음 4 사이클 후에 올라야한다고 주장하는 주장을 쓰고 싶다. 리셋시에 이미 완료되었습니다. 어떻게 할 수 있을까요? assert property {$rose(done) |-> ##4 req} 그러나 나는 그것이 작동하지 않는 이유를 모른다. 아무도 도와 줄 수 있니? 할 경우

system-verilog formal-verification system-verilog-assertions 2016-08-04

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Z3에서 메모리 버퍼를 표현하는 가장 효율적인 방법

Z3에서 고정 크기 메모리 버퍼와 그 액세스 연산을 모델링하고 싶습니다. 버퍼의 크기는 몇 바이트에서 수백 바이트까지 가능합니다. 기존의 여러 도구 (예 : KLEE)에서 사용하는 표준 방식은 도메인 및 비트 벡터 범위에서 배열 변수를 만드는 것입니다. 각 메모리 버퍼는 이러한 배열을 가져오고 메모리 읽기/쓰기는 select/store 연산을 사용하여 인코

z3 formal-verification 2014-06-05

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커버 생성에 걸리는 시간의 중요성

큰 디자인의 소형 모듈을 정식으로 확인하고 있습니다. 나는 (Jaspergold-fpv를 사용하여) 디자인을 분석하고 정교하게 분석했다. cover_property1:cover property(@(posedge clk) $fell(signalA)); 그것은 덮개를 찾기 위해 주위 5천3백초를 취합니다 나는 같은 매우 간단한 커버 속성 (SVA)를 썼다.

system-verilog formal-verification 2016-06-21

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스키마의 사후 조건에 if 문을 추가하려면 어떻게합니까?

이 시나리오의 작업을 간소화합니다 (Perfect Developer의 경우 매우 복잡합니다). 내 클래스에 (이전에 정의 된 클래스)을 매개 변수로 사용하는 Succeed이라는 간단한 스키마가 있다고 가정 해 보겠습니다. 기본적으로, 코스가 내 코스 set을 전제 조건으로하고 있는지 확인하고 싶습니다. 그런 다음이를 내 후행 환경에 설정된 coursesCo

if-statement formal-methods formal-verification perfect-developer 2013-11-24

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상태 공간이 일부 시스템의 동작에 대한 공식적인 사양이라고 말할 수 있습니까?

시스템과 전체 상태 공간이 주어지면 그 상태 공간이 해당 시스템의 동작에 대한 공식 사양인지 말할 수 있습니까?

verification formal-verification model-checking formal-methods 2016-06-29

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z3의 DPLL (T) 스타일 SMT가 선형 실수 연산에 대해 문서화되어 있습니까?

저는 제 문제에 대한 z3의 성능을 개선 할 방법을 고안하려고합니다. 나는 CAV'06 paper과 tech report을 알고 있습니다. z3 v4.3.1의 관련 부분은이 문서에서 설명한 내용과 다른가요? 그렇다면 어떤 방식으로합니까? 또한 결정된 (그리고 전파 된) 명제 리터럴에 해당하는 이론 원자의 선형 실수 산술에서 일관성을 검사 할시기를 결정하기

z3 smt formal-verification 2014-01-17

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