risc

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    RISC 에뮬레이터/컴파일러

    질문 : 하드웨어가 필요하지 않고 등의 레지스터 내용을 표시 할 수있는 인터페이스가있는 RISC 컴파일러가 있습니까? (온라인 또는 Linux 운영이 가능한 것이 좋음)? (나는 단순한 에뮬레이터가 내가 원하는 것이라고 생각한다.) 배경 : 나는 꽤 오랫동안 온라인에서 찾고 있었고, 가장 가까운 곳은 불안정한 NIOS II 컴파일러이다. 알테라 하드웨어에
    assembly emulation risc 2016-10-16

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    PUSH/POP 명령어가 RISC 또는 CISC로 간주됩니까?

    PUSH 및 POP이 RISC 또는 CISC 지침 인 경우 인터뷰에서 질문을 받았습니다. 나는 그들이 RISC라고 말했다. 그러나 그들은 실제로 그들이 CISC 지시라고 말했다. 필자는 ARM (일반적인 RISC 구현)에 이러한 지침이 있지만 ARM은 순수 RISC가 아닌 혼합되어 있다고 지적했습니다. 확실한 증거를 찾을 수 없습니다. PUSH 및 POP
    assembly cpu-architecture instruction-set risc 2016-12-08

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    또는 마스크를 사용한 비트 조작

    인코딩 된 MIPS 명령어를 보유하는 변수 inst가 있다고 가정합니다. 다른 필드를 변경하지 않고 rt 필드를 0으로 설정하려고합니다. rt 필드는 16-20에서 인덱싱 된 5 비트 필드입니다. 내가 먼저 시도하십시오 RT 필드에 0을 설정이 inst = inst & ~(1 << 16); 그리고 나는 RT 필드에 새로운 변수 new_reg의 값을 넣고
    c bit-manipulation mips bitmask risc 2017-10-16

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    RISC-V : JALR에서 최하위 비트를 0으로 설정하는 이유

    RISC-V 명령어 설명서에 설명 된대로 RISC-V 명령어 세트의 JALR에서 최하위 비트를 0으로 설정해야하는 이유는 무엇입니까? 정렬 제안입니까?
    cpu cpu-architecture riscv risc 2016-11-06

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    RV32 명령어 지원 RV64

    RISC-V 버전 2.1 사양을 수행하는 동안 4 장에서 RV64를 RV32와 함께 읽어야한다고 언급했습니다. 그것을 바탕으로 다음은 나의 의심입니다. RISC-V 64 비트는 32 비트 opcode를 실행합니까? 제 9 장, 54 페이지 지침은 opcode와 함께 나열되며 해당 opcode는 64 비트에도 속합니다. 스펙에서 9 장, 55 페이지 지침은
    riscv risc 2017-02-14

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    제 출력물과 프로그램이 충돌하면서 많은 것을 얻습니다. 내가 도대체 ​​뭘 잘못하고있는 겁니까?

    ## Question: ## Swap each pair of elements in ## the string "chararray" and ## print the resulting string. ## There will always be an even number ## of characters in "chararray". ## ## Output f
    assembly mips risc 2016-09-18

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    RISC에서 오른쪽 시프트 수행 방법

    이 작업을 자체적으로 제공하지 않는 축소 명령 집합 컴퓨터에서 어떻게 오른쪽 시프트를 수행 할 수 있는지 알고 싶습니다. 왼쪽 시프트는 레지스터를 추가하여 간단히 수행 할 수 있지만 오른쪽 시프트는 어떨까요? RISC 이벤트 전용 : ADD NOT NXOR (XOR) AND (NAND) 그래서 OR 및 NOR 모든 여러 (N)AND과 NOT 작업을
    microprocessors risc 2014-07-19

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    특정 명령어 세트를 사용하는 RISC-V 도구 체인 설정

    RISC-V ISA 양식을 사용하는 프로세서를 개발 중이며 현재 툴 체인을 설정하려고합니다. 현재의 프로세서 설계는 RV32I 기본 명령어 세트를 사용하며이 ISA 용으로 컴파일하려고합니다. 그러나 http://RISCV.org 사이트에서 작성한대로 기본 도구 구성은 RV64I ISA 용으로 컴파일됩니다. 이 툴체인을 어떻게 재구성하여 RV32I ISA 용
    toolchain riscv risc 2015-02-06

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    sparc assembly - add and addcc

    SPARC Assembly에서 일부 오래된 교육 과정을 읽었으며 "add"와 "addcc"지침 (sub 및 subcc 등)의 차이점을 기억하지 못합니다. 이 차이점을 설명해 주시겠습니까? 감사
    assembly sparc risc 2014-11-03

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    CPU의 직접 숫자 피연산자는 어떻게 작동합니까?

    예를 들면, x86_64 CPU는 128 비트 명령어를 읽습니다. 내가 알기로 이것은 x86 프로세서에서 일어나는 일이다. 그렇지 않으면 64 비트 레지스터에 64 비트 숫자를 추가 할 수 없습니다 (opcode는 64보다 큰 숫자의 경우 64 비트를 취하게됩니다). 내가 알고 싶은 것은 비트가 비트보다 큰 경우 명령의 비트 제한이 무엇인지와 명령이 읽히는
    assembly x86 risc 2016-10-10
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