심볼 포트상의 일반적인 맞춤형 버스 너비

Question

ISE에서 VHDL 모듈을 생성하고 해당 스키 매틱 심볼을 생성했습니다. 심볼의 버스가 회로도 편집기에서 속성을 사용하여 지정되는 가변 너비가되도록하고 싶습니다. 전체 프로젝트 DRC는 괜찮습니다.하지만 최상위 회로도를 합성하려고 시도 할 때 '가변'으로 지정된 각 포트에 오류가 발생합니다. 나는 이것을 상식으로 만들었고 예제는 here과 here으로 나열했다. 모듈

VHDL (4 × 256 넓은 버스에 접속 회로도) 모듈

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 

entity BUS_SWITCHER is 
    generic (
     WIDTH : integer := 1 -- Structure 
    ); 

    port (
     A : in STD_LOGIC_VECTOR (WIDTH - 1 downto 0); 
     B : in STD_LOGIC_VECTOR (WIDTH - 1 downto 0); 
     X : out STD_LOGIC_VECTOR (WIDTH - 1 downto 0); 
     Y : out STD_LOGIC_VECTOR (WIDTH - 1 downto 0); 
     S : in STD_LOGIC 
    ); 
end BUS_SWITCHER; 

architecture Behavioral of BUS_SWITCHER is 
begin 
    process (A, B, S) 
    begin 
     if S = '1' then 
      X <= B; 
      Y <= A; 
     else 
      X <= A; 
      Y <= B; 
     end if; 
    end process; 
end Behavioral; 

기호 :

속성 창

오류 로그 :이 모듈을 인스턴스화하는 경우

ERROR:DesignEntry:20 - Pin "A(0:0)" is connected to a bus of a different width. 
ERROR:DesignEntry:20 - Pin "B(0:0)" is connected to a bus of a different width. 
ERROR:DesignEntry:20 - Pin "Y(0:0)" is connected to a bus of a different width. 
ERROR:DesignEntry:20 - Pin "X(0:0)" is connected to a bus of a different width. 

Answer 1

, 당신은 동일한 폭의 std_logic_vector로 묶을 필요가있다. 그래서이 경우, 상위 레벨 모듈은 std_logic_vector (0 downto 0) 인 중개 신호를 생성해야합니다. 단일 std_logic에 그것을 변환 할 경우로는 다음 것을 수행 할 수 있습니다

single_bit <= entire_vector(0); 

나는 이런 이유로 길이 1 std_logic_vectors을 피하려고, 그들은 고통이 될 수 있습니다.