ModelSim 경고 : "포트를 나타내지 않습니다."

Question

나는 모델링으로 LEON3을 시뮬레이션합니다. 이후 vsim을으로 만들면 modelsim을 호출 할 때 do-file을 얻습니다. 경고 메시지가 표시되며이 메시지가 지금 관련이 있는지 여부를 알 수 없습니다. 사실 나는 그것이 무엇을 의미하는지 모른다.

# ** Warning: [6] /path/to/lib/tech/ec/orca/orca.vhd(14744): (vcom-1288) VITAL timing generic "tpd_a1_s2" port specification "s2" does not denote a port. 

표시된 코드 :

ENTITY fadsu2 IS 
    GENERIC(
     TimingChecksOn : boolean := TRUE; 
     XOn   : boolean := FALSE; 
     MsgOn   : boolean := TRUE; 
     InstancePath : string := "fadsu2"; 
     tpd_a0_bco  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_a1_bco  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_b0_bco  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_b1_bco  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_bci_bco : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_con_bco : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_a0_s0  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_a0_s1  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_a1_s0  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_a1_s1  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
    tpd_a1_s2  : VitalDelayType01 := (0.001 ns, 0.001 ns); -- <--- here 
     tpd_b0_s0  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_b0_s1  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_b1_s0  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_b1_s1  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_bci_s0  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_bci_s1  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_con_s0  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tpd_con_s1  : VitalDelayType01 := (0.001 ns, 0.001 ns); 
     tipd_a0  : VitalDelayType01 := (0.0 ns, 0.0 ns); 
     tipd_a1  : VitalDelayType01 := (0.0 ns, 0.0 ns); 
     tipd_b0  : VitalDelayType01 := (0.0 ns, 0.0 ns); 
     tipd_b1  : VitalDelayType01 := (0.0 ns, 0.0 ns); 
     tipd_bci  : VitalDelayType01 := (0.0 ns, 0.0 ns); 
     tipd_con  : VitalDelayType01 := (0.0 ns, 0.0 ns)); 

    PORT(
     a0    : IN std_logic; 
     a1    : IN std_logic; 
     b0    : IN std_logic; 
     b1    : IN std_logic; 
     bci   : IN std_logic; 
     con   : IN std_logic; 
     bco   : OUT std_logic; 
     s0    : OUT std_logic; 
     s1    : OUT std_logic); 

    ATTRIBUTE Vital_Level0 OF fadsu2 : ENTITY IS TRUE; 

END fadsu2; 

어떤 sugestions?

Answer 1

필자는이 소스 코드 사본을 가지고있었습니다. tpd_a1_s2을 언급하는 불쾌한 줄을 주석 처리하고 컴파일합니다. 수정없이

:

david_koontz@Macbook: ghdl -a fadsu2.vhdl 
david_koontz@Macbook: 

를 그리고 분석 :

david_koontz@Macbook: ghdl -a fadsu2.vhdl 
fadsu2.vhdl:23:7:warning: 's2' is not a port name (in VITAL generic name) 

제네릭 위반을 언급.

문제는 출력 포트 s2가 존재하지 않는 입력 a1 출력 s2 (tpd_a1_s2) 사이에 특정 된 TPD 값 (시간 전파 지연)를 가지고있다 (I는 orca.vhd에서 fadsu2위한 엔티티 및 아키텍쳐 쌍을 추출) .