컴퓨터에서 CPU 요청 데이터가 정확히 어떻게되는지 궁금합니다. 32 비트 아키텍처에서는 컴퓨터가 주소 버스에 대상을 배치하고 데이터 버스에 4 바이트를 수신한다고 생각했습니다. 최근에 컴퓨터에서 메모리 정렬을 읽었고 혼란스러워했습니다. 나는 CPU가 다중 4 개 주소가 아닌 2 배의 메모리를 읽어야한다는 것을 읽었다. 왜 그렇습니까? 주소 버스는 다중 주
방금 아키텍처를 배우기 시작했고 MIPS와 ARM 아키텍처간에 약간의 혼란이있었습니다. MIPS에는 주로 I와 R (J도 마찬가지)이라는 두 가지 명령어 형식이 있다는 것을 알게되었습니다. 이 표현 형식, rs, rt, opcode 및 관련 내용에 대해 읽었습니다. 또한 ARM ISA에 중점을 둔 Patterson COA 책 (Edition-IV)을 살
1024 버퍼의 버퍼가 있으며 각 버퍼의 크기는 2K 바이트입니다. 사용 가능한 버퍼를 기록하기 위해 연결된 목록을 사용합니다 (여기서 버퍼는 프로듀서와 소비자가 사용하는 것으로 생각할 수 있습니다). 일부 작업 후에는 링크 목록의 버퍼 순서가 임의로 바뀝니다. 최신 컴퓨터 아키텍처는 압축 된 데이터, 지역성을 선호합니다. 위치에 액세스해야 할 때 인접 데
내 이전 question에 따르면 제 생각은 계수 m_a, m_b가 1.0 또는 0.0 일 때 계산을 제거하여 알고리즘을 최적화하는 것이 었습니다. 이제 알고리즘을 최적화하려고 시도하고 설명 할 수없는 흥미로운 결과를 얻었습니다. 첫 번째 분석기는 100,000 개의 샘플에 대해 실행됩니다. 파라미터 값은 파일로부터 판독된다 (!) B0 = 1.0 B1 =
우리는 현재 MIPS 아키텍처를 다루고 있습니다. 컴퓨터 아키텍처와 MIPS 어셈블리에 대한 이해를 얻고 있습니다. 그러나이 대답을 인터넷 검색으로 시도했지만 적절한 대답을 찾지 못했습니다. 나는 ISA와 마이크로 아키텍처 디자인 아래의 레이어에서 혼란 스럽다. 메모리의 특정 위치에서 MIPS opcode 룩업 테이블은 어디에 있습니까? 변수 및 변수 유형
상황 읽기 논문 (루프의 캐시 라인과 관련하여 ..) 문제는 이러한 상황과 관련이 : 1024 개 정수의 배열입니다. 크기 : CPU 캐시 64k, 캐시 라인 32 바이트, 정수 크기 : 4 바이트. 인텔 코어 2 듀오 내 CPU에 따르면 질문 는 8 개 정수는 캐시 라인을 맞지. [0,1,2,3,4,5,6,7,8,9,10,...,1023]
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5 단계 파이프 라인 CPU로 변환 된 단일주기 CPU의 최대 속도 증가 계산. 단일 사이클은 파이프 라인 스테이지는 시간 40ps을 레지스터에 의해 분리되는 800ps 의 시간을 갖는다. 는 내가 지금까지있는 것은 : 800/(* 5 40) 내가 제대로 이것에 대해려고하면 잘 모르겠어요 4. 의 최대 속도 향상을 =.
컴퓨터 아키텍처에서 기능 장치는 명령을 실행하기 위해 시간 슬롯을 사용합니다. 실행할 시간 슬롯이 두 개 이상 걸리는 기능 단위의 경우 전체 실행 기간 동안 레지스터에서 읽어야합니까? 아니면 첫 번째 시간 슬롯 동안 만 읽을 필요가 있습니까? 예 우리 3 <- F(1,2),
1,2- 같은있는 경우, 3 개 나타내고 레지스터와 F는 실행 2 개 시간 슬롯