다음 코드는 동일한 로직을 사용합니다 (x는 0 또는 1 만 해당). 더 빠르게 실행되는 코드는 무엇입니까? 첫 번째 코드 : if (x == 1)
{
y = 10;
}
두 번째 코드 : if (x != 0)
{
y = 10;
}
셋째 코드 : if (x)
{
y = 10;
}
CUDA 및 OpenCL과 같은 언어를 사용하는 GPGPU가 있으므로 멀티미디어 SIMD 확장 (SSE/AVX/NEON)이 여전히 용도로 사용됩니까? SSE 지침을 사용하여 네트워크 정렬을 가속화하는 방법에 대한 최근 기사를 읽었습니다. 나는 이것이 꽤 산뜻하다고 생각했지만, 내 comp arch 교수에게 웃었고 비슷한 코드를 GPU에서 실행하면 SIMD
MESI 프로토콜에 대한 질문이 있습니다. I1 : 부하 $의 S1 [A] I2 : 부하 $ s2와, [B] (1) MESI 캐시 일관성 프로토콜을 구현하는 단일 프로세서 시스템에서 실행되는 다음 코드를 고려 I3 : 추가 $ S1, $ S2, $ S3 I4 : 저장소 $의 S3에서, [C] I5 : 서브 $의 S3에서, 1 $의 S4 I6 : 저장소 $의
컴퓨터 아키텍처 과정의 문제입니다. 나는 정확하게 대답을 결정하는 방법을 잘 모르겠다. 그래서 나는 이것을 정확하게 이해하고 있는지를 다시 한번 확인하고 싶다 : 다음과 같은 경우 페이지 테이블 엔트리의 수를 결정하자. 32b VA, 2GB 실제 메모리, 8kB 페이지, 8B PTE. 이것은 가져온 각 페이지가 2^13 바이트이고 바이트로 주소 지정이 가능
현대의 x86 CPU는 레지스터 내가 (> 128 비트) 내 프로그램의 속도가 느려지고 가장 큰 레지스터의 일부를 사용하기로 결정하는 경우의 톤이있다? 왜? 고유 한 해결 방법을 찾을 수 없습니다. 모델에 따라 올바르게 이해하면 CPU는 매번 (64, 128 비트) 특정 양의 RAM을 추출하지만 요청한 비트를 사용하는 경우에만 추출합니다. 맞습니까? 가능하
PCIe 3.0 x16 및 QPI 1.1 (20 레인)은 동일한 유효 대역폭 (16GB/s)을 갖습니다. 그래서 저는이 둘의 차이에 대해 대략적인 그림을 얻고 싶었습니다. 대기 시간과 메시지 전송률 (패킷 수 또는 초당 TLP 수)의 차이점은 무엇입니까? 레이턴시의 경우, 내 야구장 번호는 QPI의 경우 20 ns이고 PCIe 3.0의 경우 200 ns입니
프로세서가 예외가 발생했음을 감지하는 방법은 무엇입니까? 이 검사 점은 어디에 있습니까? 프로세서는 예외 검사 또는 이와 유사한 F-D-E 사이클이 끝날 때마다 검사를 수행합니까? 프로세서별로 다르면 어떻게 진행됩니까? 예 : IRQ 또는 FIQ 라인을 지정할 때 시스템이 해당 라인을 점검 할 때?
DLX- 파이프 라인 및 단일주기 프로세서를 사용하여 다음 코드 (그림 참조)의 실행 속도를 비교해야합니다. 을 감안할 때 : 단일 사이클 모델의 명령은 파이프 라인 모델의 단계는 (MA 기준) 200 개 PS 다음과 같이 내 방식이었다 소요 800 개 PS를합니다. CPU 시간 = CPI CC * * IC 단일주기 : CPU 시간 = 1 * 800 * 1
예비 발언 :이 질문에 대한이 스택 교환 웹 사이트가 가장 적합한 지 여부는 잘 모르겠습니다. 그렇지 않다면 사과 드리며 올바른 웹 사이트로 이동해야합니다. 최근 HP는 멤 리스터 및 광학 통신을 기반으로 The Machine라는 연구 프로젝트에 대해 말씀하셨습니다. 목표는이 프로젝트가 4 년, 10 년 또는 20 년 후에 진짜가 될 것인지를 논의하는 것이
4 장의 "컴퓨터 조직 및 디자인"책을 읽으면서 단일주기 MIPS 컴퓨터에 대해 설명합니다. 그러나, 나는 그것에 대해 몇 배가있다. 디자인의 데이터 메모리와 명령어 메모리가 SRAM 인 경우, 모든 명령어를 signle clock cycle에서 어떻게 완료 할 수 있습니까? 로드 명령을 예로 들면, 단일 사이클 MIPS 디자인은 여전히 다음 단계를 거