메모리 시스템에 대한 정책에 대한 기본적인 질문이 있습니다. 개인 L1 및 L2 캐시가있는 코어를 생각해보십시오. L2 캐시 이후에는 일관성 트래픽이 실행되는 버스가 있습니다. 이제 주소 (X)에 대한 캐시 라인이 L2 캐시에서 제거되면 L1 캐시에서 해당 주소를 제거해야합니까 ?? 퇴거의 이유는 일관성 프로토콜의 불변성을 유지하는 데 도움이 될 수 있습니
인텔 코어 i7에는 코어 당 L1 및 L2 캐시와 대형 공유 L3 캐시가 있습니다. 어떤 종류의 인터커넥트가 여러 개의 L2를 하나의 L3에 연결하는지 알아야합니다. 저는 학생이고 캐시 하위 시스템의 거친 행동 모델을 작성해야합니다. 크로스바입니까? 하나의 버스? 링? 필자가 만난 참조 자료에는 캐시의 구조적 세부 사항이 언급되어 있지만, 어떤 종류의 온칩
현재 칩 레벨 설계에서 구현할 때 어떤 알고리즘이 더 나은지를 찾는 프로젝트에서 작업 중입니다. 나는 이것을 FPGA 보드로 밀어 넣고있다. 나는 Verilog에서 코드를 작성하고있다. 내가 필요한 것은 비교할 내용입니다. a) 2 가지 기능의 시간 복잡도. b) 최악의 타이밍 예를 들어 C) 소비 전력 , 방법 1 : 자극 = mult1 * mult2;
공유 된 원격 캐시 액세스에 소비 된 사이클을 측정하는 방법은 L3입니다. 이 캐시 액세스 정보를 시스템 전체와 스레드별로 가져와야합니다. 특정 도구/하드웨어 요구 사항이 있습니까? 또는 어떤 공식을 사용하여 시간 간격 동안 소비 한 사이클의 대략적인 값을 얻을 수 있습니까?
프로젝트 작업 중이고 팀에서 특정 하드웨어의 소프트웨어 스택을 담당합니다. 나는 내 손안에 프로세서의 명령어 세트만을 가지고 있으며, 완전한 소프트웨어 스택을 개발할 필요가있다. 어셈블러에 대한 명령어 세트 이외의 다른 것이 필요합니까? 내가 아주 짧은 대답은 "아마 더 자세한 정보없이 불가능"입니다 컴퓨터
ARM 마이크로 프로세서에서 37 개 정도의 일반 및 상태 레지스터가 사용 가능한 유일한 메모리 공간입니까 아니면 마이크로 프로세서 칩 내에 별도의 접근 가능한 메모리 공간이 있습니까? 예를 들어, Atmel AVR 마이크로 컨트롤러에서, 메모리는 데이터 메모리, 프로그램 메모리 (프로그램 메모리 포함) 및 EEPROM 메모리와 함께 동일한 칩 내에서 내부
나는 공간과 시간적 지역성의 의미에 대해 약간 혼란 스럽다. 배열 예제를 통해 더 잘 이해하는 데 도움이 될 것으로 기대하고 있습니다. 이와 같은 예에서 : A [0] [1], A [0] [2], A [0] [3] .... 등 이 시간적 지역성을 보여 하는가? 동일한 행에 여러 번 액세스하지만 다른 오프셋에서 볼 수 있습니다 ... 이것은 다른 주소에 액세