system-verilog

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systemverilog의 연관 배열 first(), next() 메서드

배열의 여러 메서드를 테스트하기위한 간단한 코드를 작성했습니다. 코드는 다음과 같습니다. module assoc_arr; int temp,imem[*]; initial begin imem[ 2'd3 ] = 1; imem[ 16'hffff ] = 2; imem[ 4'b1000 ] = 3; if(imem.first(te

system-verilog 2013-07-29

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SV : 클럭 사이클을 염려 할 필요없이 트랜지션을위한 기능 커버리지를 만드는 방법은 무엇입니까?

일반적으로 특정 전환에 대한 긴 시간 시퀀스에는 반복 방법을 사용합니다. 즉. covergroup test1 @(posedge clk) coverpoint(signal[1], signal[0]) { bins transition1 = (2'b00[*1:100] =>2'b11[*1:100] => 2'b00) } 다중 전환을 확인하지만

functional-testing system-verilog function-coverage 2013-07-31

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랜덤 패킹 된 연관 배열 선언

다음과 같은 방법으로 패킹 된 연관 배열을 초기화하는 코드를 작성했습니다. 이 하나의 대안이 무엇입니까 "상수 표현식에 대한 잘못된 피연산자" : int msize = $urandom_range(20) ; bit [0:3] [0:msize] mem [int] ; 는하지만,이 같은 오류를 보이고있다.

associative-array system-verilog 2013-07-31

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SystemVerilog에서 매크로에 변수 값을 전달하는 방법은 무엇입니까?

나는이 질문에 대해 내가 원하는 바를 요약한다 : 변수의 값을 SystemVerilog의 매크로에 전달한다. 내가 원하는 예를 들어 : 말을, 매크로없이,이 abc_X_def의 이름으로 4 개 신호는 내가 0 그래서 그들 모두를 초기화 할 : abc_0_def = 4'b0000; abc_1_def = 4'b0000; abc_2_def = 4'b0000;

macros system-verilog 2013-08-02

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인덱싱 벡터와 배열 :

는이 같은 뭔가가 SystemVerilog에있는 코드를보고 오전 : if(address[2*pointer+:2]) do_something; 나는 +:이 벡터를 색인 할 때 알아야 어떻게 ? 비트 조각이라고 부르는 것을 발견했지만 그에 대한 설명을 찾을 수 없습니다.

system-verilog 2013-08-05

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시스템 Verilog 함수 매개 변수화 된 비트 벡터로 반환 값

반환 값을 매개 변수화 된 비트 벡터로 사용하여 시스템 Verilog에서 함수를 만들어야합니다. 다음과 같이 내 코드는 다음과 같습니다 class my_class #(parameter ADDR_WIDTH = 32); bit [ADDR_WIDTH-1:0] address; function bit [ADDR_WIDTH-1:0] get_addr

verilog system-verilog 2013-08-20

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어설 션이 실패한 경우에만 통과하는 테스트를 만들려면 어떻게해야합니까?

절대로 발생해서는 안되는 사전 조건이 감지 될 때 어설 션을하는 모듈이 있습니다. 모듈에 잘못된 입력을 할 때이 어설 션을 기반으로 통과하는 테스트를 작성하지 못하는 이유는 무엇입니까? 과거에는 Verilog PLI를 사용하여 이런 종류의 작업을 수행했습니다. SystemVerilog를 배우고 있는데 Verilog 또는 SV 구조를 사용하고 가능한 경우 별

unit-testing testing verilog system-verilog 2013-08-20

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SV 생성 인터페이스에 연결하기

생성 된 SystemVerilog 인터페이스의 포트에 연결해야합니다. 하지만 생성 된 인터페이스의 인스턴스 이름이 무엇인지 알지 못하기 때문에 연결할 방법을 찾을 수 없습니다. 예컨대,이 같은 코드를 생성하는 경우 : generate for (genvar abc_if_inst = 0; abc_if_inst < NUM_ABC; abc_if_inst+

system-verilog 2013-07-19

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`+ :`와`- :`는 무엇입니까?

저는 최근에이 연산자를 verilog/systemverilog 코드에서 보았습니다. logic [15:0] down_vect; logic [0:15] up_vect; down_vect[lsb_base_expr +: width_expr] up_vect [msb_base_expr +: width_expr] down_vect[msb_base_expr -

verilog system-verilog 2013-07-22

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캐스팅 특유의 시스템 윤곽

제 질문은 SV에서 $ cast 사용에 관한 것입니다. 아래 코드에서 단어 캐스팅을 검색하면 목적에 따라 '!' 실패한 캐스팅을 확인합니다. 실패한 캐스트가 발생하면 bobsquare.bob();을 호출 할 때 어떤 일이 일어나는지보고 싶습니다. 폴리곤 'p'에 대한 핸들로 call_bob을 호출 할 때 시간 = 1ms에서 사각형 클래스의 'bob'함수가

system-verilog downcasting 2013-07-24

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