system-verilog

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동시에 파일 읽기 및 쓰기

SRAM의 내용을 파일로 덤프하는 모듈을 시스템 Verilog에 작성했습니다. 나는이 파일을 읽고 파이썬으로 작성된 별도의 프로그램에서 데이터를 사용하고 싶지만 실시간으로 사용하고자한다. 필자는 Verilog 코드를 작성하는 데 많은 통제권이 없다. 어떻게 든 두 개의 읽기 및 쓰기를 관리 할 수 ​​있습니까? 현재 파일에서 읽을 때 모든 라인의 시작 부분

python file-io system-verilog 2013-04-13

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SystemVerilog 매개 변수를 사용하여 인스턴스화 할 모듈 결정

부모 모듈에 전달 된 매개 변수 값을 사용하여 인스턴스화 할 모듈을 선택하는 방법이 있습니까? module parent(); parameter WORD = 1; child_`WORD child(); // obviously does not work endmodule 아래의 예는 WORD == 1 경우에, 나는, WORD == 2를 위해, 등등

verilog system-verilog 2013-04-17

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시스템 Verilog의 구조와 공용체의 차이점

시스템 Verilog에서 공용체와 구조체를 사용하는 것을 이해하는 데 어려움이 있습니다. 저는 그들이 여러 가지 방식으로 기억을 할당한다는 것을 알고 있지만 구조와 노동 조합에 대해 깊이 알고 싶습니다. LRM은 나와 같은 사람이 이해하기가 어렵습니다. 당신이 사용 사례를 찾고 있습니다 그래서 만약

system-verilog 2013-04-23

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시스템 변수 verilog에서 문자열 변수를 plusargs로 전달

문제 - 시스템 verilog의 제약 조건에 조건을 추가하려면 명령 행 옵션을 얻어야합니다. 나는 함수 호출에서 $value$pluargs("string=%d",val)을 호출하고 있는데,이 함수에 전달 된 매개 변수를 '문자열'이름으로 사용해야합니다. function(string name); $value$plusargs("<name>=%d", val)

verilog system-verilog 2013-05-03

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SystemVerilog에서 작은 따옴표 (')는 무엇을 의미합니까? OVM 예 클래스에서

, 나는 생성자에 다음 문을 참조하십시오 : void'(get_config_int("num_packets", this.num_packets)); 되어 첫 번째 부분 void'(이 성명에서 일을 할 무엇입니까?

verilog system-verilog 2013-05-08

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일반적인 접미사 및 접두어 코드 지침은 무엇입니까?

SystemVerilog 코드에 사용되는 일반적으로 사용되는 접미사 및 접두어는 무엇입니까? 나는 등 변수, 매개 변수, 클래스, 같은 SystemVerilog를 요소에 대한 코드의 지침을 말하는 겁니다 여기에 내가 알고 있어요 몇 가지 : 접두사 : m_ - 회원 : covergroup 이름 접미사 - cg_ (이 클래스의) _if - 인터페이스 _t -

verilog system-verilog 2013-05-09

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$ sformat에 해당하는 함수가 있습니까?

나는 SystemVerilog 코드를 작성하고 있는데, $ sformat은 함수가 아니라 시스템 작업이라는 것을 알았습니다. $ sformat에 해당하는 함수가 있습니까? 나는 함수 내에서 다음을 수행 싶습니다 assert(my_dto_h.a == 10) else begin `ovm_error("component", $sformat("my_dto_

verilog system-verilog 2013-05-09

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Verilog 시스템의 난수 생성기의 현재 상태

시스템 Verilog에서 난수 생성기의 현재 상태 또는 현재 시드를 얻을 수있는 방법은 무엇입니까 ?? SystemVerilog 기술 2012 언어 사양에서 function string get_randstate(); 으로 정의된다

verilog verification rtl system-verilog 2013-05-14

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ERROR : task.Return 값으로 호출 Verilog를 시스템 기능 $ 값 $의 plusargs는

를 무시됩니다 의 Verilog 시스템 기능 $ 값 $의 plusargs 내가 위 얻을 task.Return 값 이 무시됩니다로 호출 기본적으로 i2c를 통해 값을 읽고 쓰려고하는 내 Verilog 테스트를 컴파일하는 동안 오류가 발생합니다. 이전에이 오류가 발생하지 않았습니다.이 오류를 내게 어떤 변화가 있었는지 알지 못합니다. 또한이 오류는 테스트 벤치

verilog system-verilog 2013-03-29

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SVA : 암시 적 (| =>) 대 시퀀스의 사용?

의 SystemVerilog 어설 속성을 의미 사업자 |=>로 구축하고 시퀀스 할 수 ##1 예를 들어 : property P1; @(posedge clk) A ##1 B |=> C##1 D; endproperty 우리는 가능 순서 ​​(선행)으로 A ##1 B 사용한 위와 성취 순서로 C##1 D (그에) . property P2;

system-verilog verification assertions system-verilog-assertions 2013-05-20

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