system-verilog

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    Verilog 또는 SystemVerilog 용 TAP (Test Anything Protocol) 모듈

    Verilog 용 TAP (Test Anything Protocol) 구현이 있습니까? 그것은 내 결과를 자동으로 확인하기 위해 사용할 수 있기 때문에 좋을 것입니다. 업데이트 : 10/9/09 : 왜 어설 션을 사용하지 않는지 묻습니다. 부분적으로 TAP은 파일 수 및 테스트 수와 같은 좋은보고를 제공합니다. 또한 시간 경과에 따른 진행 상황을보고하기 위
    verilog fpga tap system-verilog asic 2009-10-08

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    System Verilog에서 압축을 푼 벡터를 사용해야하는 이유는 무엇입니까?

    SV에서 압축 된 벡터와 압축되지 않은 벡터의 차이점에 대한 질문이 this에 이르면 왜 언팩 된 벡터를 사용하고 싶습니까? 포장 벡터는 벡터를 풀었 이러한 장점이없는이 : 당신은 당신은 당신이 그들을을 조각 걸릴 수 있습니다 그들에 산술 연산을 수행 할 수있는 그들에 비트 단위 작업을 수행 할 수 있습니다 당신은 전체 벡터로 복사 할 수 있습니다 당신은
    system-verilog 2009-02-04

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    Verilog 또는 Systemverilog에서 2x에서 1x 클럭으로 들어오는 데이터를 변환하려면

    나는 유효성 검사를하고 있습니다. 나는 현재 2x 클럭 단위로 데이터를 변환하는 문제에 직면 해있다. 132 비트 신호의 경우 2x 클럭에서 66 비트 버스로 이동합니다. 다시 모든 클럭 변환을 수신 할 때 신호의 132 비트를 모두 가져 오는 2x에서 1x까지 수행해야합니다. 누군가이 일을 어떻게 도와 줄 수 있습니까? 미리 감사드립니다.
    verilog system-verilog 2011-04-12

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    Verilog 시프트 연산자 기본 오류

    내 프로그램을 컴파일하려고하는데 산술 오른쪽 시프트 연산자 인 ">>>"을 사용할 때 오류가 발생합니다. 여기에 코드입니다 : 여기 if (from_id_hmic[117:115]==3'b011) begin reg_stat[rt[0]]>>>1'b1; end 오류입니다 : Error: E:/Modeltech_pe_edu_10.0/examples
    compiler-errors verilog system-verilog bit-shift 2011-04-18

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    DPI를 사용하여 'C로 태스크 내보내기'

    저는 DPI를 사용하여 'C 소스'에 인터페이스 된 Verilog 기반 테스트 벤치를 가지고 있습니다. 이제 DPI를 사용하여 전체 펌웨어를 작성할 계획입니다. 나는 레지스터 읽기 등록이 인터럽트 핸들러를 작성 3 가지 필요 이렇게하려면 내가 알고있는 것처럼, 레지스터는 읽기 및 쓰기 내가 RTL 테스트 벤치에서 내 보내야 작업입니다. 그리고 인터럽트 처리
    verilog hardware system-verilog verification system-verilog-dpi 2009-04-07

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    우선 순위 큐 구현을 위해 Verilog를 사용하여 숫자 배열로 찾기

    저는 Verilog의 초심자입니다. 그러나 16 개 요소의 배열을 가지고 있으며 (각 요소는 16 비트 길이입니다) 최소 항목을 찾고 싶습니다. 배열을 반환하고, 최소값을 반환하고, 배열이 하나의 인접한 항목 블록이되도록 최소 이후의 배열에있는 모든 항목을 다시 배열합니다. 비교기를 사용해야한다는 것을 알고 있지만 많은 수의 그룹을 비교하고 최소값을 결정하
    arrays comparison verilog priority-queue system-verilog 2011-04-26

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    FPGA 구현을위한 파이프 라인 처리량을 최적화하는 가장 좋은 방법은 무엇입니까?

    예를 들어 주어진 파이프 라인을 최대한 활용하기 위해 리 타이밍 및/또는 c-slow를 어떻게 활용할 수 있습니까? 리 타이밍을 사용하면 일부 모듈은 입력에 시프트 레지스터를 추가하여 (순방향 레지스터 밸런싱)보다 나은 결과를 얻는 반면 다른 모듈은 출력에 시프트 레지스터를 사용하면 더 나은 결과를 얻을 수 있습니다 (역방향 레지스터 밸런싱). 지금은 나는
    vhdl verilog fpga hdl system-verilog 2011-04-28

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    Verilog에서 모든 의존성을 찾는다.

    나는 빌드 플로우의 모든 시스템 - Verilog 의존성을 저렴하고 정확하게 예측하려고한다. 의존성을 과도하게 예측하고 SV 종속성이 아닌 몇 가지 Verilog 파일을 찾을 수는 있지만 모든 종속성을 놓치고 싶지는 않습니다. 실제로 모든 의존성을 확인하기 위해 Verilog를 구문 분석해야합니까? tick-include 전 처리기 매크로가 있지만 tick
    verilog version-control system-verilog 2009-09-08

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    일하기 전에 posedge clk를 ​​기다리고 있습니까? - 어떻게

    module DoorControl(clk, data, open,addressOftheMemory, outp); localparam Size_ofTheWord = 32; input open; input [16:0] addressOftheMemory; input [Size_ofTheWord-1:0] data; input clk ; output
    verilog hdl system-verilog 2011-05-02

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    항상 @ * | 사용 의미와는

    당신이 항상 의 의미는 무엇인지 말할 수있는 단점 @ * 어떤 부작용이 문을 사용 후 있는가?
    verilog hdl system-verilog 2011-05-07
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