system-verilog

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어떻게 emacs와 exuberant ctags를 사용하는 동안 Verilog 언어에 대한 헤더 파일을 사용

나는 Verilog & 시스템 Verilog 코딩 및 코드 브라우징에 대한 exuberant ctags 및 emacs를 최근 사용하기 시작했습니다. 나는 현재` ".vh"& ".svh"모든 확장자를 가진 특정 헤더 파일에 지정된 매크로를 정의 ctags -e -R --tag-relative=yes --langmap=verilog:.v.vh.sv.svh

emacs verilog ctags system-verilog exuberant-ctags 2012-02-18

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특정 언어가 아닌 좋은 종속성 관리 도구가 있습니까?

Java 또는 다른 언어와 관련이없는 종속성 관리 도구를 찾고 있습니다. 하드웨어 설명 언어 인 SystemVerilog를 사용하여 독립 실행 형 모듈을 만듭니다. 다양한 이정표에서 해당 모듈의 릴리스에 태그를 지정합니다. 상위 레벨 설계는 종종 Subversion 태그를 사용하여 다른 모듈을 가져옵니다. 우리는 사물을 자동화하는 데 Subversion 외

dependency-management system-verilog 2012-03-02

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System Verilog 함수를 C 또는 C++로 컴파일 할 수 있습니까?

시스템 Verilog로 작성된 일부 하드웨어의 경우 C++로 작성된 상위 레벨 시뮬레이터에서 작업합니다. 시스템 Verilog 코드에는 논리 만 포함하는 많은 기능이 포함되어 있습니다 (즉, 시간이 많이 걸리지 않으며 플립 플롭이 없음). 내 C++ 시뮬레이터에서이 코드를 재사용하고 싶다. 의 방법으로 ++ (쉽게 C에 연결되어 또는 C를, ++) C에서

c++ c code-reuse verilog system-verilog 2011-05-11

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Verilog에서 여러 Genvars 증가 생성 문

Verilog에서 다단계 비교기를 만들려고하고 있는데 단일 생성 루프에서 여러 genvars를 증가시키는 방법을 알 수 없습니다. genvar i,j; //Level 1 generate j=0; for (i=0;i<128;i=i+1) begin: level1Comp assign ci1[i] = minw(tc[j],tc

hardware syntax-error verilog system-verilog hdl 2012-03-05

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시스템 벡터에 런타임 값이있는 비트 벡터 범위 선택

벡터 value[6:0] 및 입력 벡터 input[3:0]이 있다고 가정 해 봅시다. 12 월 input = 0011 DEC (3) 다음 value = 000111 (1 3 비트 세트) input = 0101 (5 : 문제는, I는 입력 값에 1베이스 값 벡터의 비트들을 설정할 예이며) value = 011111 (에 5 비트를 설정하십시오.) 우리가 쉽게

logic verilog digital system-verilog 2011-10-08

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예상대로 System Verilog $ display가 실행되지 않는 이유는 무엇입니까? 내 벤치 프로그램에서

, 나는 이런 식으로 뭔가 (간체)이 있습니다 // bench.sv program tb (input clk, ...); initial begin ... repeat (100) begin main_module_interface.write_index <= bench.write_index; // drive add

verilog system-verilog 2011-10-11

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차이점 @ (posedge Clk); a <= 1'b1; 와 @ (posedge Clk) a <= 1'b1;

@(posedge Clk); a<= 1'b1; 및 @(posedge Clk) a<= 1'b1; 주의 Clk 후 세미콜론 사이에 어떤 차이가 있나요. 내가 테스트 벤치를 탐색 할 때 유사한 코드 라인을 발견했다. 몇 가지 간단한 실험을했는데 시뮬레이션 중에 차이점을 발견 할 수 없었습니다. 세미콜론의 유무로 인해이 줄 다음의 코드에

verilog system-verilog 2012-01-18

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SystemVerilog Testbench Simulation (VCS) 용 비활성 스위치 -

안녕하세요. 감사합니다. SystemVerilog 시뮬레이션을위한 비활성 killswitch에 대한 아이디어를 숙고하고있었습니다. "simv"를 실행할 때 비활성 상태가 지속되면 '$ finish'를 호출하는 내부 이벤트가 트리거 될 수 있습니까? 또는 VCS 명령을 사용할 수 있습니까? 브레인 스톰을 허용합니다. 그리고 뭔가 명확하지 않은 경우 알려주십시

verilog rtl system-verilog 2012-03-09

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명명 된 파이프를 사용하여 읽기/쓰기 환경을 생성하십시오.

RedHat EL 4를 사용하고 있습니다. Bash 3.00.15를 사용하고 있습니다. 저는 SystemVerilog을 작성 중이며 stdin 및 stdout을 에뮬레이트하고 싶습니다. 정상적인 표준 입력으로 만 파일을 사용할 수 있으며 stdout은 환경에서 지원되지 않습니다. 명명 된 파이프를 사용하여 stdin 및 stdout을 에뮬레이트하고 싶습니다

bash redirect system-verilog 2011-07-07

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Verilog에서이 구문은 무엇입니까?

module exmaple(input a, b, input in[2:0], output d, e, output out[5:0]) Verilog를 처음 사용하고 무엇이 input in[2:0]을 의미하는지 이해하려고합니다.

verilog system-verilog 2011-12-19

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