system-verilog

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    시스템 Verilog Specman의 'sync'에 대한 대응 부분

    시스템 Verilog 언어의 Specman e에 해당하는 sync의 내용을 물어보고 싶습니다. @ event_indentifier은 Specman e의 wait @ event과 같습니다. 하지만 sync @ event은 어떨까요?
    sync wait system-verilog specman 2013-03-27

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    SystemVerilog vs C++ 할당 : 참조 또는 복사?

    저는 주로 C++ 배경을 가지고 있습니다. 나는 작업중인 SystemVerilog 코드의 버그를 추적하고 있었고 객체 복사 할당이 실제로 참조 할당이라고 생각한 것을 발견하고 놀랐습니다. for (int i = 0; i < max_num; ++i) { var cls_obj obj1; obj1 = obj_array[i]; som
    system-verilog 2013-02-20

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    Verilog/System Verilog에서 환경 변수를 읽으려면 어떻게해야합니까?

    Verilog에서 환경 변수를 읽으려면 어떻게해야합니까? 내가 File=$fopen("$PATH/FileName","r"); $ 경로를 달성하기 위해 노력하고 (VCS는 시뮬레이터에서 실행) 환경 변수입니다.
    environment-variables verilog system-verilog 2013-02-22

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    시스템 Verilog 키워드 쌍을 접는 Gvim

    Gvim에서 시스템 verilog 키워드를 접는 방법을 어떻게 설정합니까? 예를 function Code .... .... endfunction 를 들어 내가 GVIM이 endfunction에 기능에서 배를 만들고 싶습니다. 어떻게해야합니까?
    editor system-verilog vim 2013-03-01

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    매개 변수화 된 클래스 및 다형성

    매개 변수화 된 클래스에서 생성 된 클래스 세트에 대해 다형성을 사용하는 더 직접적인 방법이 있는지 궁금합니다. 다음과 같은 시스템 Verilog 코드가 작동합니다. 더 우아한 방법이 있습니까? 편집 : 나는 C에서 비슷한 무언가를 구현할 수 + +? `define OVERRIDE_PARAMETER_CPU parameter WIDTH=32 ; `defin
    class oop polymorphism system-verilog uvm 2013-03-05

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    Verilog에서 HTTP 요청 만들기

    Verilog 모듈 내부에서 HTTP 요청을하는 C/C++/Python/Java 함수를 호출 할 수 있습니까?
    c++ python verilog system-verilog hdl 2013-03-10

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    전 처리기 매크로에서 문자열을 만드는 방법

    내 디자인에 대한 계층 적 경로를 나타내는 전처리 매크로가 있습니다. 예 : `define HPATH top.chip.block 내가 문자열 top.chip.block 같아야 내 예의 있도록 `HPATH의 값을 유지하는 문자열을 구성 할 필요가있다. 그런 문자열을 구성하는 방법이 있습니까? 나는 hpath이 과제 hpath = "top.chip.bloc
    macros verilog system-verilog 2013-03-12

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    시스템 Verilog에서 레지스터를 무효화하는 방법

    크기를 모르면 시스템 Verilog에서 레지스터를 무효화하는 방법은 무엇입니까? 예 나는 경우 : reg [DATA_WIDTH-1:0] data_stack; 모듈에 주어진 몇 가지 변수에 DATA_WIDTH. 0을 레지스터 data_stack에 할당 할 수 있습니까? 마찬가지로 reg을 0으로 초기화하는 것만으로도 충분하므로 두 비트 사이에서 비트 단위
    verilog verification system-verilog 2013-03-14

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    ModelSim을 지원 SV

    위해 나는 현재와 ModelSim SE의 5.8e를 사용하고 있습니다. SystemVerilog는 지원하지 않습니다. 내 프로젝트의 설계 및 검증을 위해 SystemVerilog를 사용해야한다. Modelsim의 버전이 sytemverilog의 설계 및 유효성 검증 서브 세트를 잘 지원하는지 어떤 아이디어가 있습니까? 전에 VCS를 사용했고 시뮬레이션을 위
    system-verilog modelsim 2013-03-15

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    나는 내가 간단하게 쓸 수 있는지 알고 싶어

    시간 변수 $ urandom_range를 사용할 수 있습니다. 그러나 반환 값은 7-10ms 사이가 아닙니다. 나는 시간상 리터럴 (왜냐하면 나는 어떤 에러도받지 못했기 때문에)을 사용하여 $ urandom_range를 사용하는 것이 합법적이라고 생각하지만 적절한 범위 내에서 가치를 얻을 수없는 이유는 무엇입니까?
    verilog verification system-verilog 2013-03-21
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