system-verilog

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가장자리가 거의 같은 두 신호를 어떻게 비교합니까?

정확한 타이밍의 에지를 가진 펄스를 생성하는 디자인의 일부를 검증하고 있습니다. 나는 디자인과 똑같지는 않지만 비슷한 출력을내는 기본적인 행동 모델을 가지고있다. 두 모델의 차이는 설계에 필요한 정밀도보다 작으므로 내 모델이 충분합니다. 문제는이 두 신호를 어떻게 비교해야합니까? assert(out1 == out1_behav); 을하지만 두 신호가 떨어

system-verilog 2014-01-09

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UVM RAL : 레지스터 모델의 레지스터 무작위 화

RAL로 모델링 한 큰 레지스터 맵이 있는데 일부 레지스터를 무작위 화하려고합니다. 내가 레지스터를 제한하려면 별도로 다음이 간단하다 reg_model.register_a.randomize() with {value > 5;} reg_model.register_b.randomize() with {value < 2;} reg_model.update(stat

system-verilog uvm 2014-01-10

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시스템에서 실제 모델로 모델링하기 Verilog

나는 3 개의 출력 레벨을 가질 수있는 매우 간단한 출력 모델을 만들고 있습니다. 또한 끌 수 있습니다. 제가하고 싶은 것은 이것을 실제 모델로 삼아 3 가지 레벨에 다른 숫자를 할당 할 수 있습니다. 나는 '오프'상태를 모델링하기 위해 확신 할 수 없다. inf 또는 NaN을 사용하여 실제 번호로 z을 모델링하는 방법에 대한 설명을 찾았지만 해결 된 인수

verilog system-verilog 2013-12-08

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uvm_error를 가로 채고 콜백을 일으키는 방법은 무엇입니까?

`uvm_error을 일으키는 여러 검사가있는 UVM 스코어 보드가 있습니다. uvm_error를 자동으로 가로 채고 점수 판의 내용을 덤프하고 싶습니다. 다른 엔지니어는 스코어 보드 (및 해당 하위)에 수표를 추가하므로 콜백은 가능한 투명해야합니다. 내가 할 노력하고있어 간단한 예 : task run_phase(uvm_phase phase); p

system-verilog uvm 2013-12-10

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systemverilog에서 값 배열을 plusargs로 가져 오는 방법은 무엇입니까? SystemVerilog에의 인수로 값의 배열을 얻을 수있는 방법

, 내 요구 사항은/내가 어떻게 배열이 인수를 얻기 위해 명령 줄으로부터 크기가 정의되지 않은 명령의 배열을 얻을 필요가 대기열입니다 예 : +CMDS=READ,WRITE,READ_N_WRITE : 배열로 가져와야하나요?

command-line-arguments verilog system-verilog 2013-12-11

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SystemVerilog는 다운 캐스팅을 지원합니까?

SystemVerilog는 다운 캐스팅 (기본 객체를 파생 객체로 캐스팅)을 지원합니까? 그렇다면 어떻게? class base; int a = 5; endclass class extend extends base; int b = 1; endclass module test; initial begin base m_

casting system-verilog 2013-12-12

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전역을 사용하지 않고 출력을 구동하는 작업을 어떻게 만들 수 있습니까?

일부 작업을 패키지로 작성한 다음 해당 작업을 사용하는 일부 파일에서 해당 패키지를 가져 오려고합니다. 이러한 작업 중 하나는 재설정 신호를 토글합니다. 태스크 reset_board하고 코드는 다음과 같다 : package tb_pkg; task reset_board(output logic rst); rst <= 1'b0; #

system-verilog 2013-12-14

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다차원 시스템 로그 포트를 VHDL 모듈에 연결

VHDL 최상위 모듈에서 systemverilog 모듈을 인스턴스화하려고합니다. `define N_PORTS 3 `define N_CHANNELS 4 module pwr_ctrl( input logic clk, rst_n, input logic [`N_PORTS-1 : 0] [2 : 0] channel_addr_i,

vhdl verilog system-verilog 2013-12-16

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Verilog 복수 드라이버

저는 7 세그먼트 디코더에 연결될 Verilog를 사용하여 BCD 카운터를 만들려고합니다. ? Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple drivers.> ** 그리고 더 ..... *** 모든 솔루션 * module BCDcountm

verilog xilinx system-verilog bcd 2013-12-17

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SystemVerilog 열거 형이 null 일 수 있습니까?

저는 enum 메서드 name()을 사용하여 enum 변수의 문자열 값을 출력하고 있습니다. 먼저 null을 확인해야합니까?

enums system-verilog 2013-12-17

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