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Qsys에서 design을 사용하여 uClinux v2.6을 실행 중입니다. 나는 새로운 LINX를 실행하고자하지만 난이 QSYS 디자인을 변경하고 newer Linux 두 개의 타이머를 사용하기 때문에 다른 타이머를 추가해야한다는 WA. 그게 정확하고 그 정보를 어디에서 찾을 수 있습니까? 내가 사용하는 보드는 Altera DE2-115이며 Qsys de

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Qsys가 생성 한 최상위 Verilog 컴포넌트 편집

Quartus 합성 전에 Qsys에서 생성 한 Verilog를 수정할 수 있습니까? Qsys에서 구성 요소를 설계했습니다. 내 Quartus (14.0) 프로젝트 아래에 design.qsys 파일을 추가하고이를«최상위»로 선택했습니다. Qsys는 design.v라는 Verilog 상단 구성 요소를 생성하지만 수정하면 Quartus는 프로젝트를 합성 할 때

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SDRAM을 기반으로하는 내 DE1-SOC 회로를 구현하고 싶습니다. 어디에서 시작해야합니까? (이미 부품을 마쳤습니다)

내가 만드는 논리 유닛에 대한 입력으로 준비된 알테라 DE1-SOC의 SDRAM에 10 개의 숫자를로드하는 간단한 프로젝트를 만들고 싶습니다. 로직 유닛은 단지 "Y = (X + 1) * (X-1), X는 입력이고 Y는 출력"이라는 간단한 산술 연산을 수행합니다. SDRAM에서 값을 하나씩 선택하여 계산하고 뱉어냅니다 그 결과 다른 SDRAM 배열이된다.

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Qsys에서 SPI 코어를 생성하려면 어떻게합니까?

qsys에서 SPI 마스터 코어를 생성 할 때 몇 가지 문제가 있습니다. 깨끗한 디자인 (코어가 없음)을 열고 SPI 코어를 추가하고 모든 신호를 내 보냈습니다. 내가 뭘 잘못 spi_0 - 나는 디자인을 생성하려고 할 때 은 그 누락 된 파일에 대한 오류를 준다?

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알테라 QSYS 및 std_logic_vector

나는 다음과 같이 별도의 "mytypes.vhd"파일에 내 타입을 선언하는 노력 해왔다의 배열과 최고 수준의 엔티티 다음과 같이 library ieee; use ieee.std_logic_1164.all; package mytypes is type my_bus_array_type is array (0 to 3) of std_logic_vect